JPH0371781B2 - - Google Patents
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- JPH0371781B2 JPH0371781B2 JP57108589A JP10858982A JPH0371781B2 JP H0371781 B2 JPH0371781 B2 JP H0371781B2 JP 57108589 A JP57108589 A JP 57108589A JP 10858982 A JP10858982 A JP 10858982A JP H0371781 B2 JPH0371781 B2 JP H0371781B2
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】
本発明の分野
本発明は、半導体装置の個々の素子を分離する
ための誘電体材料の埋設領域を設けられた半導体
装置の製造方法に係り、更に具体的に言えば、エ
ミツタが分離領域に端部を接している大きな漏洩
を生じないトランジスタの形成及び短路を生じな
い抵抗回路の形成を可能にする、深い誘電体分離
領域の形成方法に係る。
ための誘電体材料の埋設領域を設けられた半導体
装置の製造方法に係り、更に具体的に言えば、エ
ミツタが分離領域に端部を接している大きな漏洩
を生じないトランジスタの形成及び短路を生じな
い抵抗回路の形成を可能にする、深い誘電体分離
領域の形成方法に係る。
先行技術
モノリシツク集積回路技術に於ては、集積回路
構造体に於ける種々の能動及び受動素子を相互に
分離させることが通常必要とされる。それらの装
置は、従来に於ては、逆バイアス、PN接合、部
分的誘電体分離、及び完全な誘電体分離によつて
分離されている。従来の誘電体分離技術に於て用
いられている誘電体材料は、二酸化シリコン、ガ
ラス等である。これらの能動素子及び回路のため
の好ましい分離は或る形の誘電体分離である。集
積回路装置に於ける誘電体分離は、回路素子が分
離領域に端部を接することを可能にし、従つて集
積回路装置上に能動及び受動素子をより高い密度
で実装させ得るので、PN接合分離に優る大きな
利点を有している。
構造体に於ける種々の能動及び受動素子を相互に
分離させることが通常必要とされる。それらの装
置は、従来に於ては、逆バイアス、PN接合、部
分的誘電体分離、及び完全な誘電体分離によつて
分離されている。従来の誘電体分離技術に於て用
いられている誘電体材料は、二酸化シリコン、ガ
ラス等である。これらの能動素子及び回路のため
の好ましい分離は或る形の誘電体分離である。集
積回路装置に於ける誘電体分離は、回路素子が分
離領域に端部を接することを可能にし、従つて集
積回路装置上に能動及び受動素子をより高い密度
で実装させ得るので、PN接合分離に優る大きな
利点を有している。
或る形の誘電体分離は、分離領域の形成される
べき領域のシリコン中に溝又は凹所を形成するこ
とを含む。その溝が形成される間、他のシリコン
表面は、溝を形成するために用いられるシリコン
食刻液及び酸化雰囲気により実質的に影響されな
い保護膜によつて保護されている。通常用いられ
る保護膜は、窒化シリコン及び二酸化シリコンの
サンドイツチ層である。通常の化学的食刻により
溝が形成された後、シリコン基体に通常の酸化工
程が施され、その結果溝の領域に於けるシリコン
が酸化されて、溝が二酸化シリコンにより充填さ
れ且つシリコンが更に深く酸化されて分離領域が
形成される。この方法に関連する主要な問題の１
つは、“鳥のくちばし”として知られている現象
である。
べき領域のシリコン中に溝又は凹所を形成するこ
とを含む。その溝が形成される間、他のシリコン
表面は、溝を形成するために用いられるシリコン
食刻液及び酸化雰囲気により実質的に影響されな
い保護膜によつて保護されている。通常用いられ
る保護膜は、窒化シリコン及び二酸化シリコンの
サンドイツチ層である。通常の化学的食刻により
溝が形成された後、シリコン基体に通常の酸化工
程が施され、その結果溝の領域に於けるシリコン
が酸化されて、溝が二酸化シリコンにより充填さ
れ且つシリコンが更に深く酸化されて分離領域が
形成される。この方法に関連する主要な問題の１
つは、“鳥のくちばし”として知られている現象
である。
“鳥のくちばし”は、溝の上部周返に平坦でな
い二酸化シリコンが形成される現象であり、その
現象は窒化シリコン層の下側に於ける横方向の酸
化によつて生じる。或る特定の厚さのシリコンの
酸化は膨脹するために略同等量の自由空間を要
し、そしてSi3N4は抑制されない膨脹を制限する
ので、窒化シリコンが溝の端部に押し上げられる
結果となる。最終的には、溝の周返領域に一般的
応力が生じるとともに、後に二酸化シリコンの垂
直部分に端部を接する良好な拡散領域を達成する
ことが困難になる。その様に端部を接し得ない場
合には、その二酸化シリコン領域の始めの目的の
主要な利点は無効となる。エミツタが分離領域に
端部を接している漏洩を生じないトランジスタ及
び短絡を生じない抵抗を得ることが主要な問題で
ある。この方法については、米国特許第3970486
号、第3534234号、第3648125号、及び日本国特許
842031号の明細書により詳細に記載されている。
い二酸化シリコンが形成される現象であり、その
現象は窒化シリコン層の下側に於ける横方向の酸
化によつて生じる。或る特定の厚さのシリコンの
酸化は膨脹するために略同等量の自由空間を要
し、そしてSi3N4は抑制されない膨脹を制限する
ので、窒化シリコンが溝の端部に押し上げられる
結果となる。最終的には、溝の周返領域に一般的
応力が生じるとともに、後に二酸化シリコンの垂
直部分に端部を接する良好な拡散領域を達成する
ことが困難になる。その様に端部を接し得ない場
合には、その二酸化シリコン領域の始めの目的の
主要な利点は無効となる。エミツタが分離領域に
端部を接している漏洩を生じないトランジスタ及
び短絡を生じない抵抗を得ることが主要な問題で
ある。この方法については、米国特許第3970486
号、第3534234号、第3648125号、及び日本国特許
842031号の明細書により詳細に記載されている。
誘電体分離を形成するための他の実施例が、米
国特許第3386865号の明細書及び
Electrochemical Technology、第５巻、第５−
６号、1967年５月−６月、第308頁乃至310頁に於
けるR.E.Jones及びV.Y.Doo等による“Ａ
Composite Insulator−Junction Isolation”と
題する論文に記載されている。この技術は、誘電
体分離が必要とされる領域に於て基板上に二酸化
シリコン層又は同種の層を形成することを含む。
上記二酸化シリコンが配置された領域を除くすべ
ての領域に於て基板上にエピタキシヤル層が形成
されて、上記二酸化シリコン層上に開孔が残され
る。上記エピタキシヤル層の表面及び上記開孔の
側面が部分的に熱酸化される。上記開孔が部分的
に熱酸化される。それから、上記開孔が多結晶シ
リコン、二酸化シリコン又は同様な材料の気相付
着によつて充填される。この技術は幾つかの欠点
を有している。この技術により必要とされる選択
的エピタキシヤル技術は、二酸化シリコン領域と
シリコン領域との間の領域関係によつて極めて影
響を受け易い。例えば、２つの異なる寸法のシリ
コン領域は異なる速度で充填されがちであり、従
つて処理の終りに於てそれらの領域は異なる程度
に充填されている。又、メサ形の付着に於ては、
結晶面（crystallogrmphic faceting）が生じが
ちである。これはピラミツド状の成長を生じて、
始めのリソブラフイ能力以上に分離領域を拡大さ
せがちである。傾斜したシリコンと二酸化シリコ
ンの界面は、又、二酸化シリコン領域に端部を接
している信頼性を有する拡散領域の達成に困難を
生じる。エミツタが分離領域に端部を接している
漏洩を生じないトランジスタ及び短絡を生じない
抵抗を得ることが主要な問題である。
国特許第3386865号の明細書及び
Electrochemical Technology、第５巻、第５−
６号、1967年５月−６月、第308頁乃至310頁に於
けるR.E.Jones及びV.Y.Doo等による“Ａ
Composite Insulator−Junction Isolation”と
題する論文に記載されている。この技術は、誘電
体分離が必要とされる領域に於て基板上に二酸化
シリコン層又は同種の層を形成することを含む。
上記二酸化シリコンが配置された領域を除くすべ
ての領域に於て基板上にエピタキシヤル層が形成
されて、上記二酸化シリコン層上に開孔が残され
る。上記エピタキシヤル層の表面及び上記開孔の
側面が部分的に熱酸化される。上記開孔が部分的
に熱酸化される。それから、上記開孔が多結晶シ
リコン、二酸化シリコン又は同様な材料の気相付
着によつて充填される。この技術は幾つかの欠点
を有している。この技術により必要とされる選択
的エピタキシヤル技術は、二酸化シリコン領域と
シリコン領域との間の領域関係によつて極めて影
響を受け易い。例えば、２つの異なる寸法のシリ
コン領域は異なる速度で充填されがちであり、従
つて処理の終りに於てそれらの領域は異なる程度
に充填されている。又、メサ形の付着に於ては、
結晶面（crystallogrmphic faceting）が生じが
ちである。これはピラミツド状の成長を生じて、
始めのリソブラフイ能力以上に分離領域を拡大さ
せがちである。傾斜したシリコンと二酸化シリコ
ンの界面は、又、二酸化シリコン領域に端部を接
している信頼性を有する拡散領域の達成に困難を
生じる。エミツタが分離領域に端部を接している
漏洩を生じないトランジスタ及び短絡を生じない
抵抗を得ることが主要な問題である。
溝の形成及び充填については、米国特許第
3892608号及び第3969168号の明細書の如き他の文
献に記載されている。それらの文献に於ては、Ｖ
型の溝、円形の底部を有する溝、又は矩形の排気
された空間を形成するために化学的食刻が用いら
れている。それらの溝がどの様にして形成される
かについては詳細に述べられていないが、それら
の溝が化学的食刻工程の性質により制限されるこ
とは明らかである。その方法は必ずしも平坦な表
面を生じず、溝が形成された後にフオトリソグラ
フイを必要とする。米国特許第3956033号の明細
書は、多結晶シリコンによる充填を伴う同様な化
学的食刻について記載している。この場合にも、
溝は化学的食刻技術によつて制限され、多結晶シ
リコンの過度の成長がどの様にして除かれるかに
ついても明らかでない。米国特許第3725160号及
び第3979237号の明細書も溝の充填を示している。
これらの特許明細書に於ては、化学的食刻の効果
がより明確に示されており、シリコン表面が整合
される特定の面の結晶に応じて正確な角度で傾斜
する左右対称の側壁を有している溝を設けるため
に単結晶シリコンが選択的に化学的に食刻される
ことが示されている。
3892608号及び第3969168号の明細書の如き他の文
献に記載されている。それらの文献に於ては、Ｖ
型の溝、円形の底部を有する溝、又は矩形の排気
された空間を形成するために化学的食刻が用いら
れている。それらの溝がどの様にして形成される
かについては詳細に述べられていないが、それら
の溝が化学的食刻工程の性質により制限されるこ
とは明らかである。その方法は必ずしも平坦な表
面を生じず、溝が形成された後にフオトリソグラ
フイを必要とする。米国特許第3956033号の明細
書は、多結晶シリコンによる充填を伴う同様な化
学的食刻について記載している。この場合にも、
溝は化学的食刻技術によつて制限され、多結晶シ
リコンの過度の成長がどの様にして除かれるかに
ついても明らかでない。米国特許第3725160号及
び第3979237号の明細書も溝の充填を示している。
これらの特許明細書に於ては、化学的食刻の効果
がより明確に示されており、シリコン表面が整合
される特定の面の結晶に応じて正確な角度で傾斜
する左右対称の側壁を有している溝を設けるため
に単結晶シリコンが選択的に化学的に食刻される
ことが示されている。
米国特許第4104086号及び第4016077号の両明細
書は、シリコン基板中に深い埋設酸化物分離領域
を形成するための方法について開示しており、こ
れらの場合には、溝がシリコン基板中に反応性イ
オン食刻を用いて形成され、それらの溝を充填す
るために表面上にSiO2膜が形成され、それから
溝の中に配置されたSiO2材料を除いてSiO2層が
表面上からすべて除去される。
書は、シリコン基板中に深い埋設酸化物分離領域
を形成するための方法について開示しており、こ
れらの場合には、溝がシリコン基板中に反応性イ
オン食刻を用いて形成され、それらの溝を充填す
るために表面上にSiO2膜が形成され、それから
溝の中に配置されたSiO2材料を除いてSiO2層が
表面上からすべて除去される。
極めて高密度の極めて小さい集積回路装置を形
成するための他の方法が、米国特許第4256514号、
第4209350号、及び第4234362号の明細書に記載さ
れている。それらの特許明細書に記載されてい
る、1μm技術、深い溝及び浅い溝を用いた技術、
及びポリベース技術は、より低いコレクタ−分練
領域間のキヤパシタンス、より低いコレクタ−ベ
ース間のキヤパシタンス、より低いベース抵抗、
及び低い拡散領域のキヤパシタンスを与える。し
かしながら、この技術により形成されたエミツタ
が溝又はメサ形領域と端部を接している装置、及
び溝又はメサ形領域と端部を接している抵抗は、
“側壁レール（side rail）”効果として知られてい
る現象の故に、更にマスクを用いずには形成され
得ない。側壁レールとは、多結晶シリコンを除去
するために用いられた反応性イオン食刻工程に於
て除去されなかつた、メサ形領域の垂直な側壁上
のドープされた多結晶シリコンの薄い領域を言
う。これらの一部の特許明細書は、実質的に垂直
でありそして垂直線から５℃よりも大きくない角
度を有する、メサ形領域の側壁について記載して
いる。
成するための他の方法が、米国特許第4256514号、
第4209350号、及び第4234362号の明細書に記載さ
れている。それらの特許明細書に記載されてい
る、1μm技術、深い溝及び浅い溝を用いた技術、
及びポリベース技術は、より低いコレクタ−分練
領域間のキヤパシタンス、より低いコレクタ−ベ
ース間のキヤパシタンス、より低いベース抵抗、
及び低い拡散領域のキヤパシタンスを与える。し
かしながら、この技術により形成されたエミツタ
が溝又はメサ形領域と端部を接している装置、及
び溝又はメサ形領域と端部を接している抵抗は、
“側壁レール（side rail）”効果として知られてい
る現象の故に、更にマスクを用いずには形成され
得ない。側壁レールとは、多結晶シリコンを除去
するために用いられた反応性イオン食刻工程に於
て除去されなかつた、メサ形領域の垂直な側壁上
のドープされた多結晶シリコンの薄い領域を言
う。これらの一部の特許明細書は、実質的に垂直
でありそして垂直線から５℃よりも大きくない角
度を有する、メサ形領域の側壁について記載して
いる。
本発明の要旨
本発明の目的は、反応性イオン食刻後に半導体
装置中の二酸化シリコンの垂直な側壁上に残留物
を残さないようにするための方法を提供すること
である。
装置中の二酸化シリコンの垂直な側壁上に残留物
を残さないようにするための方法を提供すること
である。
本発明の他の目的は、深い誘電体分離領域の側
壁レール効果を生じさせないようにする方法を提
供することである。
壁レール効果を生じさせないようにする方法を提
供することである。
本発明の他の目的は、エミツタが分離領域に端
部を接している漏洩が減少されたトランジスタの
形成方法を提供することである。
部を接している漏洩が減少されたトランジスタの
形成方法を提供することである。
本発明の他の目的は、短絡を生じない抵抗を設
けるための方法を提供することである。
けるための方法を提供することである。
本発明の更に他の目的は、反応性イオン食刻後
に二酸化シリコン層の開孔の側壁上に残留物が残
らないようにする方法を提供することである。
に二酸化シリコン層の開孔の側壁上に残留物が残
らないようにする方法を提供することである。
本発明の上記及び他の目的は、側壁の垂直方向
に関して少くとも＋30゜の傾斜を有する様に、側
壁を再成形することを含む方法によつて達成され
る。その傾斜した側壁は、二酸化シリコンの垂直
な側壁上に付着された多結晶シリコンが、反応性
イオン食刻によつて完全に除去され、以て側壁上
に、多結晶シリコンが残らないようにする効果も
もたらす。この方法の１実施例に於ては、深い誘
電体分離を用いた装置に於ける二酸化シリコンの
メサ形領域の側壁の上部がその側壁の露出部分が
垂直方向から例えば30乃至45゜の角度になる様に、
イオン・ミリングされる。
に関して少くとも＋30゜の傾斜を有する様に、側
壁を再成形することを含む方法によつて達成され
る。その傾斜した側壁は、二酸化シリコンの垂直
な側壁上に付着された多結晶シリコンが、反応性
イオン食刻によつて完全に除去され、以て側壁上
に、多結晶シリコンが残らないようにする効果も
もたらす。この方法の１実施例に於ては、深い誘
電体分離を用いた装置に於ける二酸化シリコンの
メサ形領域の側壁の上部がその側壁の露出部分が
垂直方向から例えば30乃至45゜の角度になる様に、
イオン・ミリングされる。
本発明の好実施例
第１Ａ図乃至第１Ｅ図は、本発明の方法に従つ
て半導体装置中に埋設酸化物領域を形成するため
の製造工程を示している。第１Ａ図に示されてい
る構造体は、説明のためにＰ導電型として示され
ている単結晶シリコン基板１０、基板１０上の
N+層１２、及び層１２上のＮ型導電型の層１４
を有している。本発明の目的のためには、基板１
０並びに層１２及び１４のすべて又は幾くかが、
示されている導電型と反対の導電型を有し得る。
しかしながら、層１２は、最終的にバイポーラ・
トランジスタのコレクタになる、高導電率の領域
であることが好ましい。この構造体は種々の技術
によつて形成され得る。しかしながら、その好ま
しい技術に於ては、Ｐ導電型の単結晶シリコン基
板が設けられ、そして１×1019乃至１×1021原
子／c.c.の表面濃度を有するN+領域を形成するた
めに挿素、アンチモン又は燐の如きＮ型不純物の
従来の拡散又はイオン注入を用いることにより基
板中に全体的にN+型拡散が施される。次に、層
１４が基板１０上の層１２上にエピタキシヤル成
長される。これは、SiCl4／H2又はSiH4／H2の
混合物を用いる如き従来技術により、約1000乃至
1200℃の成長温度に於て行われ得る。N+層１２
は１乃至3μmの典型的な厚さを有し、シリコン層
１４は0.5乃至10μmの厚さを有し得るが、その厳
密な厚さは形成されるべき装置に依存する。
て半導体装置中に埋設酸化物領域を形成するため
の製造工程を示している。第１Ａ図に示されてい
る構造体は、説明のためにＰ導電型として示され
ている単結晶シリコン基板１０、基板１０上の
N+層１２、及び層１２上のＮ型導電型の層１４
を有している。本発明の目的のためには、基板１
０並びに層１２及び１４のすべて又は幾くかが、
示されている導電型と反対の導電型を有し得る。
しかしながら、層１２は、最終的にバイポーラ・
トランジスタのコレクタになる、高導電率の領域
であることが好ましい。この構造体は種々の技術
によつて形成され得る。しかしながら、その好ま
しい技術に於ては、Ｐ導電型の単結晶シリコン基
板が設けられ、そして１×1019乃至１×1021原
子／c.c.の表面濃度を有するN+領域を形成するた
めに挿素、アンチモン又は燐の如きＮ型不純物の
従来の拡散又はイオン注入を用いることにより基
板中に全体的にN+型拡散が施される。次に、層
１４が基板１０上の層１２上にエピタキシヤル成
長される。これは、SiCl4／H2又はSiH4／H2の
混合物を用いる如き従来技術により、約1000乃至
1200℃の成長温度に於て行われ得る。N+層１２
は１乃至3μmの典型的な厚さを有し、シリコン層
１４は0.5乃至10μmの厚さを有し得るが、その厳
密な厚さは形成されるべき装置に依存する。
又は、上記構造体、後にバイポーラ装置の形成
が望まれる場合には埋込サブコレクタ領域の形成
を含む、熱拡散、イオン注入及び／若しくはエピ
タキシヤル成長の種々の組合せによつても形成さ
れ得る。
が望まれる場合には埋込サブコレクタ領域の形成
を含む、熱拡散、イオン注入及び／若しくはエピ
タキシヤル成長の種々の組合せによつても形成さ
れ得る。
次に、二酸化シリコン（SiO2）層１６が、湿
つた又は乾燥した酸素の雰囲気中での熱成長又は
化学的気相付着の従来技術によつて形成される。
層１６の厚さは、典型的には250乃至10000Å、よ
り好ましくは1000乃至3000Å、の任意適当な厚さ
であり得る。次に、多結晶シリコン層１８が従来
技術を用いてSIO2層１６上に付着される。多結
晶シリコン層１８は、先に述べたエピタキシヤル
層１４の形成に用いられた同一の装置を用いて又
は任意の従来の付着技術によつて付着され得る。
一般的に、層１８の厚さは、典型的な装置の場合
には、0.2乃至1.5μmの範囲である。
つた又は乾燥した酸素の雰囲気中での熱成長又は
化学的気相付着の従来技術によつて形成される。
層１６の厚さは、典型的には250乃至10000Å、よ
り好ましくは1000乃至3000Å、の任意適当な厚さ
であり得る。次に、多結晶シリコン層１８が従来
技術を用いてSIO2層１６上に付着される。多結
晶シリコン層１８は、先に述べたエピタキシヤル
層１４の形成に用いられた同一の装置を用いて又
は任意の従来の付着技術によつて付着され得る。
一般的に、層１８の厚さは、典型的な装置の場合
には、0.2乃至1.5μmの範囲である。
装置中に埋設酸化物領域を形成するためには、
溝２０がN+層１２を経て基板１０に達する様に
充分な深さに形成されねばならない。それらの溝
２０は任意の適当な技術によつて形成され得る
が、好ましくは反応性イオン食刻によつて形成さ
れる。溝を半導体中に反応性イオン食刻技術によ
り形成するための技術は、米国特許第3966577号、
第3997378号、及びIBM TDB、第20巻、第１号、
第144頁、1977年６月に於けるS.A.Abbasによる
“Recessed Oxide Isolation Process”と題する
論文に記載されている。シリコンを食刻するため
に特に有利な方法は、特願昭51−79995号の明細
書に記載されている。溝２０を形成するために
は、多結晶シリコン層１８の上面に適当なマスク
が形成され、基板が反応性イオン食刻される。マ
スクを形成するための典型的な技術は、多結晶シ
リコン層１８の表面を酸化して溝の形成されるべ
き領域上の部分を従来のフオトリソグラフイ技術
により除去する方法である。マスク層は当技術分
野に於て周知であるので、特に示されていない。
それから、第１Ａ図に示される如く、溝２０が形
成される。それらの溝の深さは、第１Ａ図に於け
る拡散されたN+層１２の下方迄延びる様に充分
深くなければならない。
溝２０がN+層１２を経て基板１０に達する様に
充分な深さに形成されねばならない。それらの溝
２０は任意の適当な技術によつて形成され得る
が、好ましくは反応性イオン食刻によつて形成さ
れる。溝を半導体中に反応性イオン食刻技術によ
り形成するための技術は、米国特許第3966577号、
第3997378号、及びIBM TDB、第20巻、第１号、
第144頁、1977年６月に於けるS.A.Abbasによる
“Recessed Oxide Isolation Process”と題する
論文に記載されている。シリコンを食刻するため
に特に有利な方法は、特願昭51−79995号の明細
書に記載されている。溝２０を形成するために
は、多結晶シリコン層１８の上面に適当なマスク
が形成され、基板が反応性イオン食刻される。マ
スクを形成するための典型的な技術は、多結晶シ
リコン層１８の表面を酸化して溝の形成されるべ
き領域上の部分を従来のフオトリソグラフイ技術
により除去する方法である。マスク層は当技術分
野に於て周知であるので、特に示されていない。
それから、第１Ａ図に示される如く、溝２０が形
成される。それらの溝の深さは、第１Ａ図に於け
る拡散されたN+層１２の下方迄延びる様に充分
深くなければならない。
第１Ｂ図に示されている如く、次の工程は、溝
２０を滴当な誘電体材料で充填することである。
溝２０を完全に充填するためには、全体的な誘電
体材料の層２２が少くとも溝２０の幅の半分又は
溝２０の深さと同一である厚さのいずれかの適当
な厚さを有していなければならない。溝２０を充
填するための好ましい誘電体材料は、CO2／
SiH4／N2又はN2O／SiH4／N2の気体混合物を用
いて800乃至1000℃で化学的に気相付着する技術
によつて付着されたSiO2である。その典型的な
付着速度は毎分50乃至200Åのオーダーであり、
付着された全体の厚さは少くとも溝２０の幅の半
分である。溝２０の幅は典型的には0.1乃至50μm
の範囲内で異なり、その深さは典型的には0.2乃
至10μmの範囲内で異なる。
２０を滴当な誘電体材料で充填することである。
溝２０を完全に充填するためには、全体的な誘電
体材料の層２２が少くとも溝２０の幅の半分又は
溝２０の深さと同一である厚さのいずれかの適当
な厚さを有していなければならない。溝２０を充
填するための好ましい誘電体材料は、CO2／
SiH4／N2又はN2O／SiH4／N2の気体混合物を用
いて800乃至1000℃で化学的に気相付着する技術
によつて付着されたSiO2である。その典型的な
付着速度は毎分50乃至200Åのオーダーであり、
付着された全体の厚さは少くとも溝２０の幅の半
分である。溝２０の幅は典型的には0.1乃至50μm
の範囲内で異なり、その深さは典型的には0.2乃
至10μmの範囲内で異なる。
溝２０の深さ及び幅に応じて、充填された溝２
０の上方に於て表面上に凹所２４が形成される。
層２２の表面から均一な厚さが除去された場合に
は凹所２４は下方に伝えられて、装置の表面中に
現われる。その様な凹所は、最終的装置上に必要
な導体を形成する際に問題を生じる。凹所２４を
除くためには、第１Ｃ図に示されている如く、凹
所２４を充填して比較的平坦な表面２８を得るた
めに層２６材料が表面上に流される。層２６は、
ポリイミド樹脂の如き有機材料又は適当なレジス
ト材料の層であることが好ましい。その厚さは任
意の適当な厚さでよいが、好ましくは１乃至
3.0μmである。
０の上方に於て表面上に凹所２４が形成される。
層２２の表面から均一な厚さが除去された場合に
は凹所２４は下方に伝えられて、装置の表面中に
現われる。その様な凹所は、最終的装置上に必要
な導体を形成する際に問題を生じる。凹所２４を
除くためには、第１Ｃ図に示されている如く、凹
所２４を充填して比較的平坦な表面２８を得るた
めに層２６材料が表面上に流される。層２６は、
ポリイミド樹脂の如き有機材料又は適当なレジス
ト材料の層であることが好ましい。その厚さは任
意の適当な厚さでよいが、好ましくは１乃至
3.0μmである。
第１Ｄ図に示されている如く、層２６、層２
２、及び層１８の一部が除去されて、誘電体材料
で充填された溝２０が残され、その誘電体材料で
充填された溝は同一基板上の関連する素子間に電
気的分離を設けるための単結晶シリコン装置を包
囲する分離領域として働く。この除去の工程は、
層２６、層２２、及び層１８の一部を反応性イオ
ン食刻することによつて達成される。この方法の
ために用いられる装置は、基板がシリコン陰極の
カバー・プレート上に配置される、低圧スパツタ
食刻装置であることが好ましい。有機材料／
SiO2／Siの食刻速度比が略１：１：１になる様
に、CF4の如き弗素化された炭化水素が食刻剤と
して用いられる。気体の圧力は、毎分２乃至50c.c.
の気体流量で、10乃至70μmを生じ得る。高周波
電力レベルは、0.2乃至0.5ワツト／cm2であること
が好ましい。この様にして、反応性イオン食刻処
理は、Si、SiO2及びポリイミドの食刻速度が略
同一であるので、それらの層が漸次食刻される
間、始めの比較的平坦な表面２８を維持する。反
応性イオン食刻後の新しい表面３２が第１Ｄ図に
示されている。
２、及び層１８の一部が除去されて、誘電体材料
で充填された溝２０が残され、その誘電体材料で
充填された溝は同一基板上の関連する素子間に電
気的分離を設けるための単結晶シリコン装置を包
囲する分離領域として働く。この除去の工程は、
層２６、層２２、及び層１８の一部を反応性イオ
ン食刻することによつて達成される。この方法の
ために用いられる装置は、基板がシリコン陰極の
カバー・プレート上に配置される、低圧スパツタ
食刻装置であることが好ましい。有機材料／
SiO2／Siの食刻速度比が略１：１：１になる様
に、CF4の如き弗素化された炭化水素が食刻剤と
して用いられる。気体の圧力は、毎分２乃至50c.c.
の気体流量で、10乃至70μmを生じ得る。高周波
電力レベルは、0.2乃至0.5ワツト／cm2であること
が好ましい。この様にして、反応性イオン食刻処
理は、Si、SiO2及びポリイミドの食刻速度が略
同一であるので、それらの層が漸次食刻される
間、始めの比較的平坦な表面２８を維持する。反
応性イオン食刻後の新しい表面３２が第１Ｄ図に
示されている。
第１Ｅ図に示されている如く、埋設領域の形成
に於ける次の工程は、残されている多結晶シリコ
ン層１８の除去である。その多結晶シリコン層１
８を除去するためには、多結晶シリコンだけを選
択的に食刻してSiO2材料を食刻しない食刻剤に
基板がさらされる。その様な食刻剤はピロカテコ
ールである。ピロカテコール食刻剤は第１Ｅ図に
示されているSiO2層１６上の多結晶シリコンを
すべて除去する。又は、上記の残されている多結
晶シリコン層１８は、シリコンを選択的に除去す
る雰囲気中で反応性イオン食刻することによつて
も除去され得る。例えば、多結晶シリコン及び酸
化物の食刻比が５：１であるSF6、又は上記食刻
比が45：１であるSF6／Cl2、又は上記食刻比が
６：１であるl2／アルゴン等が用いられる。第１
Ｅ図に示されている如く、層１６の表面上に僅か
に突出する埋設酸化物領域即ちメサ形領域３４Ａ
及び３４Ｂが形成される。しかしながら、メサ形
領域３４Ａ及び３４Ｂの上面は、付着された層２
２の存在していた凹所２４を有まず、平坦であ
る。
に於ける次の工程は、残されている多結晶シリコ
ン層１８の除去である。その多結晶シリコン層１
８を除去するためには、多結晶シリコンだけを選
択的に食刻してSiO2材料を食刻しない食刻剤に
基板がさらされる。その様な食刻剤はピロカテコ
ールである。ピロカテコール食刻剤は第１Ｅ図に
示されているSiO2層１６上の多結晶シリコンを
すべて除去する。又は、上記の残されている多結
晶シリコン層１８は、シリコンを選択的に除去す
る雰囲気中で反応性イオン食刻することによつて
も除去され得る。例えば、多結晶シリコン及び酸
化物の食刻比が５：１であるSF6、又は上記食刻
比が45：１であるSF6／Cl2、又は上記食刻比が
６：１であるl2／アルゴン等が用いられる。第１
Ｅ図に示されている如く、層１６の表面上に僅か
に突出する埋設酸化物領域即ちメサ形領域３４Ａ
及び３４Ｂが形成される。しかしながら、メサ形
領域３４Ａ及び３４Ｂの上面は、付着された層２
２の存在していた凹所２４を有まず、平坦であ
る。
第１Ｅ図に於て、２つの酸化物領域即ちメサ形
領域３４Ａ及び３４Ｂは、メサ形領域の側壁３８
に端部を接する領域３６に於ける抵抗がメサ形領
域の側壁部分４０上の残留物（図示せず）によつ
てしばしば短絡を生じることを指摘するために示
されている。その残留物は、典型的には、付着さ
れそして装置の他の部分から反応性イオン食刻に
より除去されるドープされた多結晶シリコンが残
されたものである。同様に、側壁３８に端部を接
するエミツタを有しているトランジスタは上述の
側壁部分４０上の残留物によりしばしば漏洩を生
じる。第１Ｅ図に示されている装置の領域４２が
第１Ｆ図に於て拡大して示されている。
領域３４Ａ及び３４Ｂは、メサ形領域の側壁３８
に端部を接する領域３６に於ける抵抗がメサ形領
域の側壁部分４０上の残留物（図示せず）によつ
てしばしば短絡を生じることを指摘するために示
されている。その残留物は、典型的には、付着さ
れそして装置の他の部分から反応性イオン食刻に
より除去されるドープされた多結晶シリコンが残
されたものである。同様に、側壁３８に端部を接
するエミツタを有しているトランジスタは上述の
側壁部分４０上の残留物によりしばしば漏洩を生
じる。第１Ｅ図に示されている装置の領域４２が
第１Ｆ図に於て拡大して示されている。
第１Ｆ図に示されている如く、メサ形領域の側
壁部分４０は、垂直線との間に角度θ1を成し、角
度θ1は5゜以下である。この場合、それを−５℃以
下の値と定める。
壁部分４０は、垂直線との間に角度θ1を成し、角
度θ1は5゜以下である。この場合、それを−５℃以
下の値と定める。
本発明の方法に従つて、メサ形領域の側壁部分
が新しい側壁部分４０Ａを形成する様に再成形さ
れる。メサ形領域の新しい側壁部分４０Ａは、θ2
が＋30゜以上である様に、上面４４から外方へ傾
斜している。角度θ2は、側壁部分４０Ａ上のすべ
ての残留物が後の反応性イオン食刻工程に於て完
全に除去され得る様に、30゜以上でなければなら
ない。側壁部分４０Ａから残留物をすべて除去す
ることにより、エミツタが分離領域に端部を接し
ているトランジスタは漏洩を生じず、又領域３６
に於ける抵抗は短絡を生じない。角度θ2は30゜以
上且つ90゜以下の任意の角度であり得るが、上限
の値は装置の形状によつて制限される。実際的な
制限として、通常は、約70゜のオーダーの角度が
上限である。
が新しい側壁部分４０Ａを形成する様に再成形さ
れる。メサ形領域の新しい側壁部分４０Ａは、θ2
が＋30゜以上である様に、上面４４から外方へ傾
斜している。角度θ2は、側壁部分４０Ａ上のすべ
ての残留物が後の反応性イオン食刻工程に於て完
全に除去され得る様に、30゜以上でなければなら
ない。側壁部分４０Ａから残留物をすべて除去す
ることにより、エミツタが分離領域に端部を接し
ているトランジスタは漏洩を生じず、又領域３６
に於ける抵抗は短絡を生じない。角度θ2は30゜以
上且つ90゜以下の任意の角度であり得るが、上限
の値は装置の形状によつて制限される。実際的な
制限として、通常は、約70゜のオーダーの角度が
上限である。
第１Ｇ図に於て、側壁部分４０Ａはイオン・ミ
リングにより形成された。イオン・ミリングは角
度θ2の上限を約45゜に制限し、従つて＋30乃至45゜
の範囲のθ2を生じる。一般的には、傾斜が緩くな
る様に、角度θ2を出来る限り大きくすることが好
ましい。典型的には、角度θ2は出来る限り大きく
され、その上限は装置の形状により又は傾斜した
側壁の形成方法により決定される。
リングにより形成された。イオン・ミリングは角
度θ2の上限を約45゜に制限し、従つて＋30乃至45゜
の範囲のθ2を生じる。一般的には、傾斜が緩くな
る様に、角度θ2を出来る限り大きくすることが好
ましい。典型的には、角度θ2は出来る限り大きく
され、その上限は装置の形状により又は傾斜した
側壁の形成方法により決定される。
メサ形領域の傾斜した側壁部分４０Ａを形成す
る他の方法が第２Ａ図及び第２Ｂ図に示されてい
る。第２Ａ図に示されている如く、化学的に気相
付着された二酸化シリコン（CVD・SiO2層）４
６がメサ形領域３４Ａ及びSiO2層１６上に形成
される。次に、層４６が、傾斜した側壁部分４０
Ａを有する領域４８を除くすべての領域に於て反
応性イオン食刻される。この方法を用いた場合に
は、角度θ3の上限は50゜のオーダーである。
る他の方法が第２Ａ図及び第２Ｂ図に示されてい
る。第２Ａ図に示されている如く、化学的に気相
付着された二酸化シリコン（CVD・SiO2層）４
６がメサ形領域３４Ａ及びSiO2層１６上に形成
される。次に、層４６が、傾斜した側壁部分４０
Ａを有する領域４８を除くすべての領域に於て反
応性イオン食刻される。この方法を用いた場合に
は、角度θ3の上限は50゜のオーダーである。
更にもう１つの方法が第３Ａ図乃至第３Ｃ図に
示されており、この場合には、DVD・SiO2層４
６が第２Ａ図に示されている如く付着されてか
ら、層４６上に平坦化のための層５０が付着され
る。この層５０は、前述の層２６と同様に、ポリ
イミド樹脂の如き有機材料又は適当なレジスト材
料の層から成ることが好ましい。それから、層４
６Ａ及び５０Ａが平坦な表面５２を形成する迄、
装置が反応性イオン食刻される。この点に於て、
反応性イオン食刻の条件は、メサ形領域３４Ａの
上面から層４６以外の部分が除去される様に、変
更される。その結果形成されたメサ形領域は傾斜
した側壁部分４０Ｂを有し、その角度θ4は30゜か
ら70゜以上迄である。この場合の上限は装置の形
状によつて決定される。この方法を用いた場合に
は、角度θ4は、先に述べた２つの方法を用いた場
合よりも大きくされ得る。
示されており、この場合には、DVD・SiO2層４
６が第２Ａ図に示されている如く付着されてか
ら、層４６上に平坦化のための層５０が付着され
る。この層５０は、前述の層２６と同様に、ポリ
イミド樹脂の如き有機材料又は適当なレジスト材
料の層から成ることが好ましい。それから、層４
６Ａ及び５０Ａが平坦な表面５２を形成する迄、
装置が反応性イオン食刻される。この点に於て、
反応性イオン食刻の条件は、メサ形領域３４Ａの
上面から層４６以外の部分が除去される様に、変
更される。その結果形成されたメサ形領域は傾斜
した側壁部分４０Ｂを有し、その角度θ4は30゜か
ら70゜以上迄である。この場合の上限は装置の形
状によつて決定される。この方法を用いた場合に
は、角度θ4は、先に述べた２つの方法を用いた場
合よりも大きくされ得る。
本発明の方法は又、第４Ａ図乃至第４Ｄ図に示
されている如く、半導体装置上の金属接点への貫
通孔に於ける残留物を除去するためにも有用であ
る。貫通孔６２を有するSiO2層６０が、金属接
点６６を有する半導体装置６４上に付着される。
第４Ａ図に於ける領域６８が第４Ｂ図に於て拡大
して示されている。第４Ｃ図に示されている如
く、CVD・SiO2層９９がSiO2層６０及び金属接
点６６上に付着される。それから、30゜以上の角
度θ5を有する傾斜した端部７０が層６０に設けら
れる様に、層９９が反応性イオン食刻される。
されている如く、半導体装置上の金属接点への貫
通孔に於ける残留物を除去するためにも有用であ
る。貫通孔６２を有するSiO2層６０が、金属接
点６６を有する半導体装置６４上に付着される。
第４Ａ図に於ける領域６８が第４Ｂ図に於て拡大
して示されている。第４Ｃ図に示されている如
く、CVD・SiO2層９９がSiO2層６０及び金属接
点６６上に付着される。それから、30゜以上の角
度θ5を有する傾斜した端部７０が層６０に設けら
れる様に、層９９が反応性イオン食刻される。
本発明の方法は又、第５Ａ図乃至第５Ｄ図に示
されている如く、半導体装置に接点開孔を設ける
ためにも有用である。第５Ａ図に於て、層８０，
８２及び８４を有する半導体装置上に、SiO2層
８６及び８８が付着され、層８０へ接点開孔８７
が設けられる。第５Ａ図に於ける領域８９が第５
Ｂ図に於て拡大して示されている。露出された層
８０及び７iO2層８８上にCVD・SiO2層９０が付
着される。それから、第５Ｄ図に示されている如
く、層８８の側壁９１が新しい傾斜した側壁９２
に再成形された構造体が形成される様に、層９０
が反応性イオン食刻される。再成形された側壁９
２は30゜以上の角度θ6を形成する。
されている如く、半導体装置に接点開孔を設ける
ためにも有用である。第５Ａ図に於て、層８０，
８２及び８４を有する半導体装置上に、SiO2層
８６及び８８が付着され、層８０へ接点開孔８７
が設けられる。第５Ａ図に於ける領域８９が第５
Ｂ図に於て拡大して示されている。露出された層
８０及び７iO2層８８上にCVD・SiO2層９０が付
着される。それから、第５Ｄ図に示されている如
く、層８８の側壁９１が新しい傾斜した側壁９２
に再成形された構造体が形成される様に、層９０
が反応性イオン食刻される。再成形された側壁９
２は30゜以上の角度θ6を形成する。
第１Ａ図乃至第１Ｇ図は本発明の方法の第１実
施例に従つて形成されている装置を示す縦断面
図、第２Ａ図及び第２Ｂ図は本発明による方法の
第２実施例を示す縦断面図、第３Ａ図乃至第３Ｃ
図は本発明による方法の第３実施例を示す縦断面
図、第４Ａ図乃至第４Ｄ図は貫通孔を設けるため
に用いられている本発明の方法を示す縦断面図、
第５Ａ図乃至第５Ｄ図は接点開孔を設けるために
用いられている本発明の方法を示す縦断面図であ
る。 １０……単結晶シリコン基板（Ｐ導電型）、１
２……N+層、１４……Ｎ導電型のエピタキシヤ
ル層、１６，６０，８６，８８……SiO2層、１
８……多結晶シリコン層、２０……溝、２２……
誘電体材料の層、２４……凹所、２６，５０，５
０Ａ……平坦化のための層、２８，５２……平坦
な表面、３２……RIE後の新しい表面、３４Ａ，
３４Ｂ……メサ形領域（埋設酸化物領域）、３８
……メサ形領域の側壁、４０……側壁部分、４０
Ａ，４０Ｂ……再成形された傾斜した側壁部分、
４４……上面、４６，４６Ａ，９０，９９……
CVD・SiO2層、６２……貫通孔、６４……半導
体装置、６６……金属接点、７０……傾斜した端
部、８０，８２，８４……層、８７……接点開
孔、９１……側壁、９２……再成形された傾斜し
た側壁。
施例に従つて形成されている装置を示す縦断面
図、第２Ａ図及び第２Ｂ図は本発明による方法の
第２実施例を示す縦断面図、第３Ａ図乃至第３Ｃ
図は本発明による方法の第３実施例を示す縦断面
図、第４Ａ図乃至第４Ｄ図は貫通孔を設けるため
に用いられている本発明の方法を示す縦断面図、
第５Ａ図乃至第５Ｄ図は接点開孔を設けるために
用いられている本発明の方法を示す縦断面図であ
る。 １０……単結晶シリコン基板（Ｐ導電型）、１
２……N+層、１４……Ｎ導電型のエピタキシヤ
ル層、１６，６０，８６，８８……SiO2層、１
８……多結晶シリコン層、２０……溝、２２……
誘電体材料の層、２４……凹所、２６，５０，５
０Ａ……平坦化のための層、２８，５２……平坦
な表面、３２……RIE後の新しい表面、３４Ａ，
３４Ｂ……メサ形領域（埋設酸化物領域）、３８
……メサ形領域の側壁、４０……側壁部分、４０
Ａ，４０Ｂ……再成形された傾斜した側壁部分、
４４……上面、４６，４６Ａ，９０，９９……
CVD・SiO2層、６２……貫通孔、６４……半導
体装置、６６……金属接点、７０……傾斜した端
部、８０，８２，８４……層、８７……接点開
孔、９１……側壁、９２……再成形された傾斜し
た側壁。
Claims (1)
- 【特許請求の範囲】 １ 側壁部を有する誘電体メサ形領域上に付着さ
れ、反応性イオン食刻により除去される層の残留
物を、該側壁部上に残さないようにするための方
法であつて、 (a) 表面に上記側壁部を有する誘電体メサ形領域
をもつシリコン基板を与える段階と、 (b) 上記基板の表面に対して垂直な線に対して
30゜以上の角度で傾斜するように上記誘電体メ
サ形領域の側壁を再成形する段階と、 (c) 上記再成形された上記誘電体メサ形領域上に
上記層を付着する段階と、 (d) 上記層を反応性イオン食刻によつて選択的に
除去する段階を有する、 素子分離領域を有する半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/279,129 US4389294A (en) | 1981-06-30 | 1981-06-30 | Method for avoiding residue on a vertical walled mesa |
| US279129 | 1981-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589338A JPS589338A (ja) | 1983-01-19 |
| JPH0371781B2 true JPH0371781B2 (ja) | 1991-11-14 |
Family
ID=23067742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57108589A Granted JPS589338A (ja) | 1981-06-30 | 1982-06-25 | 残留物の除去方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4389294A (ja) |
| EP (1) | EP0068275B1 (ja) |
| JP (1) | JPS589338A (ja) |
| DE (1) | DE3279917D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69231803T2 (de) * | 1991-10-14 | 2001-12-06 | Denso Corp | Verfahren zur Herstellung einer Halbleiteranordnung |
| US5521422A (en) * | 1994-12-02 | 1996-05-28 | International Business Machines Corporation | Corner protected shallow trench isolation device |
| KR100216267B1 (ko) * | 1996-12-26 | 1999-08-16 | 구본준 | 트렌치 격리구조를 갖는 반도체 장치 제조방법 |
| US5804490A (en) * | 1997-04-14 | 1998-09-08 | International Business Machines Corporation | Method of filling shallow trenches |
| JP3252780B2 (ja) * | 1998-01-16 | 2002-02-04 | 日本電気株式会社 | シリコン層のエッチング方法 |
| US6221733B1 (en) * | 1998-11-13 | 2001-04-24 | Lattice Semiconductor Corporation | Reduction of mechanical stress in shallow trench isolation process |
| US6159821A (en) * | 1999-02-12 | 2000-12-12 | Vanguard International Semiconductor Corporation | Methods for shallow trench isolation |
| US6232203B1 (en) * | 1999-07-23 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Process for making improved shallow trench isolation by employing nitride spacers in the formation of the trenches |
| US6198140B1 (en) | 1999-09-08 | 2001-03-06 | Denso Corporation | Semiconductor device including several transistors and method of manufacturing the same |
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| FR2806834B1 (fr) * | 2000-03-24 | 2003-09-12 | St Microelectronics Sa | Procede de formation de zone isolante |
| JP4068286B2 (ja) | 2000-06-30 | 2008-03-26 | 株式会社東芝 | 半導体装置の製造方法 |
| US10879108B2 (en) * | 2016-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographic planarization method for lithography process |
Citations (3)
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| JPS5444474A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Contact forming method of semiconductor device |
Family Cites Families (11)
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| US4076680A (en) * | 1976-08-05 | 1978-02-28 | Allied Chemical Corporation | Poly(hydroxymethylene) solutions |
| US4181564A (en) * | 1978-04-24 | 1980-01-01 | Bell Telephone Laboratories, Incorporated | Fabrication of patterned silicon nitride insulating layers having gently sloping sidewalls |
| US4135998A (en) * | 1978-04-26 | 1979-01-23 | International Business Machines Corp. | Method for forming pt-si schottky barrier contact |
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| US4326936A (en) * | 1980-10-14 | 1982-04-27 | Rockwell International Corporation | Repeatable method for sloping walls of thin film material |
-
1981
- 1981-06-30 US US06/279,129 patent/US4389294A/en not_active Expired - Lifetime
-
1982
- 1982-06-15 EP EP82105210A patent/EP0068275B1/en not_active Expired
- 1982-06-15 DE DE8282105210T patent/DE3279917D1/de not_active Expired
- 1982-06-25 JP JP57108589A patent/JPS589338A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5444474A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Contact forming method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4389294A (en) | 1983-06-21 |
| EP0068275B1 (en) | 1989-08-30 |
| EP0068275A2 (en) | 1983-01-05 |
| JPS589338A (ja) | 1983-01-19 |
| DE3279917D1 (en) | 1989-10-05 |
| EP0068275A3 (en) | 1986-10-01 |
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