JPH07183370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07183370A JPH07183370A JP5347357A JP34735793A JPH07183370A JP H07183370 A JPH07183370 A JP H07183370A JP 5347357 A JP5347357 A JP 5347357A JP 34735793 A JP34735793 A JP 34735793A JP H07183370 A JPH07183370 A JP H07183370A
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- silicon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】
【目的】 素子分離用トレンチにおいて、ポリシリコン
のオーバエッチングによって発生する段差を軽減して、
その上を通過する配線の段切れを防止する。 【構成】 ｐ型半導体基板１上にコレクタ埋め込み層と
なるｎ+ 型拡散層２を形成し、その上にｎ型エピタキシ
ャル層３を形成する。表面にシリコン酸化膜４を形成し
た後、素子領域外にロコス酸化膜５を形成する。素子領
域のシリコン酸化膜４を選択的にエッチングして酸化膜
開口部６を形成し［（ａ）図］、続いて、開口部のシリ
コンをエッチングしてトレンチを形成する。側壁酸化膜
７を形成した後、ポリシリコン８を堆積する［（ｂ）
図］。ポリシリコン８をエッチバックし［（ｃ）図］、
その後ポリシリコン８上にシリコンを選択的に成長させ
て選択成長シリコン９を形成する。
のオーバエッチングによって発生する段差を軽減して、
その上を通過する配線の段切れを防止する。 【構成】 ｐ型半導体基板１上にコレクタ埋め込み層と
なるｎ+ 型拡散層２を形成し、その上にｎ型エピタキシ
ャル層３を形成する。表面にシリコン酸化膜４を形成し
た後、素子領域外にロコス酸化膜５を形成する。素子領
域のシリコン酸化膜４を選択的にエッチングして酸化膜
開口部６を形成し［（ａ）図］、続いて、開口部のシリ
コンをエッチングしてトレンチを形成する。側壁酸化膜
７を形成した後、ポリシリコン８を堆積する［（ｂ）
図］。ポリシリコン８をエッチバックし［（ｃ）図］、
その後ポリシリコン８上にシリコンを選択的に成長させ
て選択成長シリコン９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に素子間の分離手段等にトレンチ（溝）を用
いた半導体装置の製造方法に関する。
に関し、特に素子間の分離手段等にトレンチ（溝）を用
いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置、特にバイポーラ型の半導体
集積回路装置においては、素子間を相互に分離するため
の手段としてトレンチが用いられている。以下に、この
種トレンチを含む半導体装置の従来の製造方法の２、３
について説明する。図２は、第１の従来例を示す工程断
面図である。まず、ｐ型半導体基板１上にｎｐｎトラン
ジスタのコレクタ埋め込み層となるｎ+ 型拡散層２をリ
ソグラフィ技術およびイオン注入法あるいは拡散法を用
いて選択的に形成し、次いで、半導体基板１上にリン等
のｎ型不純物のドープされたシリコンを２μｍ程度成長
させてｎ型エピタキシャル層３を形成する。
集積回路装置においては、素子間を相互に分離するため
の手段としてトレンチが用いられている。以下に、この
種トレンチを含む半導体装置の従来の製造方法の２、３
について説明する。図２は、第１の従来例を示す工程断
面図である。まず、ｐ型半導体基板１上にｎｐｎトラン
ジスタのコレクタ埋め込み層となるｎ+ 型拡散層２をリ
ソグラフィ技術およびイオン注入法あるいは拡散法を用
いて選択的に形成し、次いで、半導体基板１上にリン等
のｎ型不純物のドープされたシリコンを２μｍ程度成長
させてｎ型エピタキシャル層３を形成する。
【０００３】次に、ｎ型エピタキシャル層３の表面にシ
リコン酸化膜４を形成した後、配線容量の低減および各
領域間の分離を目的として選択酸化法により厚さ０．５
〜１．０μｍ程度のロコス（ＬＯＣＯＳ；Local Oxidat
ion of Silicon）酸化膜５を形成する。続いて、素子領
域のシリコン酸化膜４をフォトリソグラフィ技術および
ドライまたはウェットエッチング法により選択的にエッ
チングして酸化膜開口部６を形成する［図２（ａ）］。
リコン酸化膜４を形成した後、配線容量の低減および各
領域間の分離を目的として選択酸化法により厚さ０．５
〜１．０μｍ程度のロコス（ＬＯＣＯＳ；Local Oxidat
ion of Silicon）酸化膜５を形成する。続いて、素子領
域のシリコン酸化膜４をフォトリソグラフィ技術および
ドライまたはウェットエッチング法により選択的にエッ
チングして酸化膜開口部６を形成する［図２（ａ）］。
【０００４】次に、酸化膜開口部のシリコンを異方性エ
ッチングにより深さ５μｍに掘り下げてトレンチを形成
する。エッチングの結果生じた付着物を除去した後、露
出しているシリコンの表面を数百Å程度酸化し、トレン
チの側面および底面に側壁酸化膜７を形成する［図２
（ｂ）］。その後、ポリシリコン８を、ＣＶＤ法により
トレンチ内を完全に埋め込みかつ基板表面がほぼ平坦に
なる膜厚に堆積し［図２（ｃ）］、このポリシリコン８
を、ＲＩＥ（Reactive Ion Etching）法等のドライエッ
チング法を用いてエッチバックしてシリコン酸化膜４の
表面を露出させる［図２（ｄ）］。
ッチングにより深さ５μｍに掘り下げてトレンチを形成
する。エッチングの結果生じた付着物を除去した後、露
出しているシリコンの表面を数百Å程度酸化し、トレン
チの側面および底面に側壁酸化膜７を形成する［図２
（ｂ）］。その後、ポリシリコン８を、ＣＶＤ法により
トレンチ内を完全に埋め込みかつ基板表面がほぼ平坦に
なる膜厚に堆積し［図２（ｃ）］、このポリシリコン８
を、ＲＩＥ（Reactive Ion Etching）法等のドライエッ
チング法を用いてエッチバックしてシリコン酸化膜４の
表面を露出させる［図２（ｄ）］。
【０００５】この第１の従来例によるトレンチ形成方法
では、ポリシリコン８のエッチバック工程において、ト
レンチ内のポリシリコンが深く（３０００〜５０００
Å）エッチングされるため、ここに大きな段差が生じる
という問題点があった。これは、基板表面にエッチング
残りを発生させないようにエッチング時間を多少長めに
設定しておくことによって起こる。すなわち、基板表面
のポリシリコンがなくなった後はエッチングはトレンチ
内のポリシリコンに集中するため、エッチングが急速に
進行して段差を発生させてしまう。このトレンチでの段
差問題を解決するものとして図３に示す製造方法が提案
されている。
では、ポリシリコン８のエッチバック工程において、ト
レンチ内のポリシリコンが深く（３０００〜５０００
Å）エッチングされるため、ここに大きな段差が生じる
という問題点があった。これは、基板表面にエッチング
残りを発生させないようにエッチング時間を多少長めに
設定しておくことによって起こる。すなわち、基板表面
のポリシリコンがなくなった後はエッチングはトレンチ
内のポリシリコンに集中するため、エッチングが急速に
進行して段差を発生させてしまう。このトレンチでの段
差問題を解決するものとして図３に示す製造方法が提案
されている。
【０００６】この第２の従来例では、図２に示した第１
の従来例の場合と同様に、ｐ型半導体基板１上にｎ+ 型
拡散層２およびｎ型エピタキシャル層３を形成した後、
シリコン酸化膜４およびロコス酸化膜５を形成する。そ
の上に、酸化膜エッチング時にストッパとなるシリコン
窒化膜１０をＣＶＤ法により０．１μｍ程度の膜厚に成
長させ、さらにその上に、シリコンエッチング時のマス
ク用およびポリシリコンをエッチングした後もポリシリ
コン表面がエピタキシャル層表面より低くならないよう
にするためのＣＶＤ酸化膜１１を０．５μｍ程度の厚さ
に堆積する。続いて、ＣＶＤ酸化膜１１、シリコン窒化
膜１０およびシリコン酸化膜４をフォトリソグラフィ技
術およびドライエッチング法により選択的にエッチング
して素子領域周辺に酸化膜開口部６を形成する［図３
（ａ）］。
の従来例の場合と同様に、ｐ型半導体基板１上にｎ+ 型
拡散層２およびｎ型エピタキシャル層３を形成した後、
シリコン酸化膜４およびロコス酸化膜５を形成する。そ
の上に、酸化膜エッチング時にストッパとなるシリコン
窒化膜１０をＣＶＤ法により０．１μｍ程度の膜厚に成
長させ、さらにその上に、シリコンエッチング時のマス
ク用およびポリシリコンをエッチングした後もポリシリ
コン表面がエピタキシャル層表面より低くならないよう
にするためのＣＶＤ酸化膜１１を０．５μｍ程度の厚さ
に堆積する。続いて、ＣＶＤ酸化膜１１、シリコン窒化
膜１０およびシリコン酸化膜４をフォトリソグラフィ技
術およびドライエッチング法により選択的にエッチング
して素子領域周辺に酸化膜開口部６を形成する［図３
（ａ）］。
【０００７】次に、酸化膜開口部６のシリコンを異方性
エッチングにより掘り下げ深さ約５μｍのトレンチを形
成する。エッチングにより生じた付着物を除去した後、
シリコン表面を数百Å程度熱酸化し、トレンチの側壁お
よび底面に側壁酸化膜７を形成する。その後、ポリシリ
コン８を、ＣＶＤ法によりトレンチ内を完全に埋め込み
かつ基板表面がほぼ平坦になる膜厚に堆積し［図３
（ｂ）］、これをエッチバックしてＣＶＤ酸化膜１１の
表面を露出させる。このとき、トレンチ内のポリシリコ
ンはオーバエッチングされその表面はＣＶＤ酸化膜１１
の表面より若干低くなる［図３（ｃ）］。
エッチングにより掘り下げ深さ約５μｍのトレンチを形
成する。エッチングにより生じた付着物を除去した後、
シリコン表面を数百Å程度熱酸化し、トレンチの側壁お
よび底面に側壁酸化膜７を形成する。その後、ポリシリ
コン８を、ＣＶＤ法によりトレンチ内を完全に埋め込み
かつ基板表面がほぼ平坦になる膜厚に堆積し［図３
（ｂ）］、これをエッチバックしてＣＶＤ酸化膜１１の
表面を露出させる。このとき、トレンチ内のポリシリコ
ンはオーバエッチングされその表面はＣＶＤ酸化膜１１
の表面より若干低くなる［図３（ｃ）］。
【０００８】その後、ＣＶＤ酸化膜１１およびシリコン
窒化膜１０をウェット法によりエッチング除去する［図
３（ｄ）］。この製造方法によれば、埋設したポリシリ
コン８がＣＶＤ酸化膜１１の表面より０．３μｍ程度低
くエッチバックされても、ＣＶＤ酸化膜１１、シリコン
窒化膜１０がエッチングされるためポリシリコンの表面
がエピタキシャル層表面より低くなることはない。
窒化膜１０をウェット法によりエッチング除去する［図
３（ｄ）］。この製造方法によれば、埋設したポリシリ
コン８がＣＶＤ酸化膜１１の表面より０．３μｍ程度低
くエッチバックされても、ＣＶＤ酸化膜１１、シリコン
窒化膜１０がエッチングされるためポリシリコンの表面
がエピタキシャル層表面より低くなることはない。
【０００９】トレンチ開口部の段差を少なくするための
他の従来例として、特開平３−２１０４０号公報にて提
案されたものがある。これは、トレンチを図２（ｃ）に
示す状態に埋め込んだ後、コロイダルシリカ等の研磨材
を用いて研磨することによりシリコン酸化膜表面のポリ
シリコンを除去するものである。
他の従来例として、特開平３−２１０４０号公報にて提
案されたものがある。これは、トレンチを図２（ｃ）に
示す状態に埋め込んだ後、コロイダルシリカ等の研磨材
を用いて研磨することによりシリコン酸化膜表面のポリ
シリコンを除去するものである。
【００１０】
【発明が解決しようとする課題】上述した第１の従来例
のトレンチ形成方法では、ウエハ上の不要なポリシリコ
ンを完全に除去するために、ポリシリコン堆積時のウエ
ハ面内での厚さのバラツキ、ＬＯＣＯＳ等の前工程によ
って生じた表面の段差、あるいはエッチングレートの面
内不均一性等を考慮して、エッチング時間は堆積したポ
リシリコンの厚さ分以上に設定される。そしてこの剰余
のエッチング時間においてトレンチ上部のポリシリコン
が急速にエッチングされるため、ここに大きな段差が生
じる。そのため、次工程で形成されるＡｌ等の配線材の
段切れおよびＡｌパターニング時にＡｌにエッチング残
りが発生するという問題点があった。
のトレンチ形成方法では、ウエハ上の不要なポリシリコ
ンを完全に除去するために、ポリシリコン堆積時のウエ
ハ面内での厚さのバラツキ、ＬＯＣＯＳ等の前工程によ
って生じた表面の段差、あるいはエッチングレートの面
内不均一性等を考慮して、エッチング時間は堆積したポ
リシリコンの厚さ分以上に設定される。そしてこの剰余
のエッチング時間においてトレンチ上部のポリシリコン
が急速にエッチングされるため、ここに大きな段差が生
じる。そのため、次工程で形成されるＡｌ等の配線材の
段切れおよびＡｌパターニング時にＡｌにエッチング残
りが発生するという問題点があった。
【００１１】また、第２の従来例では、シリコン窒化
膜、シリコン酸化膜の堆積およびそのウェット法による
エッチングが必要となるため、工数が多くなり工程が複
雑化するという欠点があった。さらに、特開平３−２１
０４０号公報に記載された従来例では、終点検知が困難
であり、また凹凸のある表面では凹部での研磨レートが
低いため凹部でのポリシリコンを完全に除去しようとす
ると、トレンチ部のポリシリコンも一定程度除去され第
１の従来例同様にトレンチ部における段差がおおきくな
るという問題点があった。よって、この発明の目的とす
るところは、多くの工程を追加することなくトレンチ部
の段差を軽減することのできる手段を提供し、もって段
切れや短絡等の配線不良を防止しようとするものであ
る。
膜、シリコン酸化膜の堆積およびそのウェット法による
エッチングが必要となるため、工数が多くなり工程が複
雑化するという欠点があった。さらに、特開平３−２１
０４０号公報に記載された従来例では、終点検知が困難
であり、また凹凸のある表面では凹部での研磨レートが
低いため凹部でのポリシリコンを完全に除去しようとす
ると、トレンチ部のポリシリコンも一定程度除去され第
１の従来例同様にトレンチ部における段差がおおきくな
るという問題点があった。よって、この発明の目的とす
るところは、多くの工程を追加することなくトレンチ部
の段差を軽減することのできる手段を提供し、もって段
切れや短絡等の配線不良を防止しようとするものであ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板を選択的にエッチング
してトレンチを形成する工程と、前記トレンチを完全に
埋め込みかつ半導体基板上を覆うようにポリシリコンを
堆積する工程と、前記ポリシリコンを前記トレンチの開
口部以下の深さにまでエッチングする工程と、前記トレ
ンチ内のポリシリコン上にシリコンを選択的に成長させ
る工程と、を含む半導体装置の製造方法が提供される。
め、本発明によれば、半導体基板を選択的にエッチング
してトレンチを形成する工程と、前記トレンチを完全に
埋め込みかつ半導体基板上を覆うようにポリシリコンを
堆積する工程と、前記ポリシリコンを前記トレンチの開
口部以下の深さにまでエッチングする工程と、前記トレ
ンチ内のポリシリコン上にシリコンを選択的に成長させ
る工程と、を含む半導体装置の製造方法が提供される。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例を示す半導体チ
ップの工程断面図である。まず、ｐ型半導体基板１上
に、フォトリソグラフィ技術およびイオン注入法または
拡散法を適用して、ｎｐｎトランジスタのコレクタ埋め
込み層となるｎ+ 型拡散層２を形成し、その上に、ｎ型
不純物のドープされたシリコンを成長させて膜厚約２μ
ｍのｎ型エピタキシャル層３を形成する。次いで、熱酸
化を行って基板表面にシリコン酸化膜４を形成しその上
にＣＶＤ法によりシリコン窒化膜（図示なし）を形成す
る。フォトレジストをマスクにシリコン窒化膜、シリコ
ン酸化膜４をエッチング除去し、さらにエピタキシャル
層３を所定の深さにまでエッチングする。次に、シリコ
ン窒化膜をマスクに熱酸化を行って膜厚０．５〜１．０
μｍ程度のロコス酸化膜５を形成し、シリコン窒化膜を
除去する。フォトリソグラフィ技術およびドライまたは
ウェットエッチング法を用いてシリコン酸化膜４をエッ
チング除去して素子領域周辺部上に酸化膜開口部６を形
成する［図１（ａ）］。
て説明する。図１は、本発明の一実施例を示す半導体チ
ップの工程断面図である。まず、ｐ型半導体基板１上
に、フォトリソグラフィ技術およびイオン注入法または
拡散法を適用して、ｎｐｎトランジスタのコレクタ埋め
込み層となるｎ+ 型拡散層２を形成し、その上に、ｎ型
不純物のドープされたシリコンを成長させて膜厚約２μ
ｍのｎ型エピタキシャル層３を形成する。次いで、熱酸
化を行って基板表面にシリコン酸化膜４を形成しその上
にＣＶＤ法によりシリコン窒化膜（図示なし）を形成す
る。フォトレジストをマスクにシリコン窒化膜、シリコ
ン酸化膜４をエッチング除去し、さらにエピタキシャル
層３を所定の深さにまでエッチングする。次に、シリコ
ン窒化膜をマスクに熱酸化を行って膜厚０．５〜１．０
μｍ程度のロコス酸化膜５を形成し、シリコン窒化膜を
除去する。フォトリソグラフィ技術およびドライまたは
ウェットエッチング法を用いてシリコン酸化膜４をエッ
チング除去して素子領域周辺部上に酸化膜開口部６を形
成する［図１（ａ）］。
【００１４】酸化膜開口部６のシリコンを異方性エッチ
ングにより掘り下げ、深さ約５μｍのトレンチを形成す
る。エッチングにより生じた付着物を除去した後、熱酸
化によりトレンチの内壁に厚さ数百Åの側壁酸化膜７を
形成する。次に、ＬＰＣＶＤ法によりシリコンをトレン
チ内を埋設し表面が平坦となる膜厚に堆積してポリシリ
コン８を形成する［図１（ｂ）］。
ングにより掘り下げ、深さ約５μｍのトレンチを形成す
る。エッチングにより生じた付着物を除去した後、熱酸
化によりトレンチの内壁に厚さ数百Åの側壁酸化膜７を
形成する。次に、ＬＰＣＶＤ法によりシリコンをトレン
チ内を埋設し表面が平坦となる膜厚に堆積してポリシリ
コン８を形成する［図１（ｂ）］。
【００１５】続いて、ドライ法などを用いてポリシリコ
ン８をエッチバックしてシリコン酸化膜４の表面を露出
させる。このとき、ポリシリコン８のトレンチ内の表面
はオーバエッチングのためにシリコン酸化膜４の表面よ
り０．３〜０．５μｍ程度低くなされる［図１
（ｃ）］。
ン８をエッチバックしてシリコン酸化膜４の表面を露出
させる。このとき、ポリシリコン８のトレンチ内の表面
はオーバエッチングのためにシリコン酸化膜４の表面よ
り０．３〜０．５μｍ程度低くなされる［図１
（ｃ）］。
【００１６】このトレンチ上部の段差を低減するため
に、清浄化を行った後、ＳｉＨ2 Ｃｌ2 −Ｈ2 −ＨＣｌ
の反応ガスを用いてトレンチ上部にのみシリコンを選択
的に成長させ、選択成長シリコン９を形成する［図１
（ｄ）］。この結果、段差は−０．１〜＋０．２μｍに
低減される。
に、清浄化を行った後、ＳｉＨ2 Ｃｌ2 −Ｈ2 −ＨＣｌ
の反応ガスを用いてトレンチ上部にのみシリコンを選択
的に成長させ、選択成長シリコン９を形成する［図１
（ｄ）］。この結果、段差は−０．１〜＋０．２μｍに
低減される。
【００１７】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、本願発
明の要旨を変更しない範囲内において各種の変更が可能
である。例えば、実施例では、コレクタ埋め込み層（ｎ
+ 型拡散層２）はトレンチに接触しないように形成され
ていたが、埋め込み層をより広く形成しトレンチを埋め
込み層を貫通するように形成してもよい。また実施例で
はｎｐｎトランジスタについて説明したが実施例の導電
型をすべて逆にした場合についても本発明を適用するこ
とができる。
本発明は上記実施例に限定されるものではなく、本願発
明の要旨を変更しない範囲内において各種の変更が可能
である。例えば、実施例では、コレクタ埋め込み層（ｎ
+ 型拡散層２）はトレンチに接触しないように形成され
ていたが、埋め込み層をより広く形成しトレンチを埋め
込み層を貫通するように形成してもよい。また実施例で
はｎｐｎトランジスタについて説明したが実施例の導電
型をすべて逆にした場合についても本発明を適用するこ
とができる。
【００１８】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、トレンチを埋設したポリシリコン
をエッチングした後に、トレンチ内のポリシリコン上に
シリコンを選択的に成長させるものであるので、本発明
によれば、ポリシリコンエッチバック工程時に発生する
トレンチ開口部での段差を軽減することができる。した
がって、本発明によれば、その後に形成される配線がト
レンチを跨ぐことがあっても段切れを起こすことがなく
なり、また配線のパターニング時における配線材料のエ
ッチング残りの発生を防止することができる。
体装置の製造方法は、トレンチを埋設したポリシリコン
をエッチングした後に、トレンチ内のポリシリコン上に
シリコンを選択的に成長させるものであるので、本発明
によれば、ポリシリコンエッチバック工程時に発生する
トレンチ開口部での段差を軽減することができる。した
がって、本発明によれば、その後に形成される配線がト
レンチを跨ぐことがあっても段切れを起こすことがなく
なり、また配線のパターニング時における配線材料のエ
ッチング残りの発生を防止することができる。
【図１】 本発明の一実施例を示す工程断面図。
【図２】 第１の従来例の工程断面図。
【図３】 第２の従来例の工程断面図。
１ ｐ型半導体基板 ２ ｎ+ 型拡散層 ３ ｎ型エピタキシャル層 ４ シリコン酸化膜 ５ ロコス酸化膜 ６ 酸化膜開口部 ７ 側壁酸化膜 ８ ポリシリコン ９ 選択成長シリコン １０ シリコン窒化膜 １１ ＣＶＤ酸化膜
Claims (3)
- 【請求項１】 半導体基板を選択的にエッチングしてト
レンチを形成する工程と、前記トレンチを完全に埋め込
みかつ半導体基板上を覆うようにポリシリコンを堆積す
る工程と、前記ポリシリコンを前記トレンチの開口部以
下の深さにまでエッチングする工程と、前記トレンチ内
のポリシリコン上にシリコンを選択的に成長させる工程
と、を含む半導体装置の製造方法。 - 【請求項２】 第１導電型半導体基板上に選択的に高不
純物濃度の第２導電型埋め込み層を形成する工程と、前
記半導体基板上に第２導電型のエピタキシャル層を形成
する工程と、前記エピタキシャル層および前記第１導電
型半導体基板を選択的にエッチングして、前記第２導電
型埋め込み層を囲繞する形状の、深さが前記第２導電型
埋め込み層の底面よりも深いトレンチを形成する工程
と、熱酸化を行って前記トレンチの内壁に酸化膜を形成
する工程と、前記トレンチを完全に埋め込みかつ半導体
基板上を覆うようにポリシリコンを堆積する工程と、前
記ポリシリコンを前記トレンチの開口部以下の深さにま
でエッチングする工程と、前記トレンチ内のポリシリコ
ン上にシリコンを選択的に成長させる工程と、を含む半
導体装置の製造方法。 - 【請求項３】 前記シリコンを選択的に成長させる工程
において、シリコンは前記トレンチの開口部表面と同程
度の高さにあるいはそれより幾分高く成長されることを
特徴とする請求項１または２記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347357A JPH07183370A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
| US08/361,665 US5716868A (en) | 1993-12-24 | 1994-12-22 | Fabrication method of semiconductor device with trench isolation structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347357A JPH07183370A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183370A true JPH07183370A (ja) | 1995-07-21 |
Family
ID=18389683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5347357A Pending JPH07183370A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5716868A (ja) |
| JP (1) | JPH07183370A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313906A (ja) * | 2001-04-18 | 2002-10-25 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
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