JPS6053329B2 - 加算装置 - Google Patents

Description

【発明の詳細な説明】 本発明は桁上け保留加算器（ＣＳＡ）トリー及び桁上げ
伝播加算器（ＣＰＡ）を用いて通常の高速乗算装置の動
作速度と実質的に同等の動作速度を達成しつつ、ラッチ
の必要数及びチップ間の１１０ピンの必要数を最少化し
得る高速乗算装置の改良に関するものである。

従来装置 米国特許第３５１５３４４号は桁上げ保留加算器トリー
を用いた高速乗算器を開示している。

各々１つ又はそれ以上の桁上げ保留加算器ユニットより
成る複数の桁上げ保留加算器ステージが複数の複バイナ
リ・ビット・オペランドの合算を許容する形態に配列さ
れる。相次ぐ複数のオペランドは既に印加された複数の
オペランドの最終的な和の発生に先立つて加算器へ供給
される。ＩＢＭＪＯｕｒｎａｌＯｆＲｅｓｅａｒｃｈａ
ｎｄＤｅｖｅｌＯｐｍｅｎｔｌ９６７年１月号第３４乃
至５３頁に掲載されたＳ．Ｆ．ＡｒｌｄｅｒｓＯｎ氏ら
の論文ＲＩＢＭシステム３７へモデル９１、浮動小数点
実行ユニツトョは上記の米国特許第３５１５３４４号に
開示されたものと同様な高速乗算器を開示している。

ＩＢＭＴＤＢｌ第加巻、第９号（１９７詳２月）第３５
９４乃至３５９頂に掲載されたＤ．Ｔ．Ｓｈｅｎ氏らの
論文１送り回路を用いた４−２桁上げ保留加算器ョは４
−２桁上げ保留加算器を開示している。

ＩＢＭＴＤＢ、第２皓、第９号（１９７Ｆ３ｊＶ−２月
）第３５９１乃至３５９３頁に掲載されたＡ．Ｗｅｉｎ
ｂｅｒｇｅｒ氏の．論文１ルツクアヘツドによる乗数復
号ョは性能を低下させることなくどのようにして乗数復
号器出力の数、被乗数倍数の選択のゲーテング及び被乗
数ビットのローデング回数を減するかを開示している。
１９７祥１０月２５日乃至２７日に開催された１コンピ
ュータ算術に関する第４回シンポジウム議事録ョＩＥＥ
Ｅカタログ番号７８ＣＨ１４１２−？、米国国会図書館
整理番号７８−７０８５７の第１２５乃至１３９頁に掲
載されたＤ．Ｅ．Ａｔｋｉｎｓ氏らの論文１複オペラン
ド・バイナリ加算に対する２つの手法の比較ョは各々長
さＮのデジットのベクトル（デジット・ベクトル）とし
て符号化されたＰ〉２数の加算方法を示している。

それは桁上げルツクアヘツド加算器トリー及び桁上げ保
留加算器トリーを開示している。同上のシンポジウム議
事録第１４９乃至１５３頁に掲載されたＲ．Ｓ．Ｌｉｍ
氏の論文１高速乗算及び複サマンド（Ｓｕｍｍａｎｄ）
加算ョはサマンド発生及びサマンド合計の見地から高速
乗算の問題を論議している。

デジタル・データ処理機における大きいバイナリ数の乗
算は時間を浪費する演算である。

コンビ・ユータは通常繰返し加算によつて乗算を実行し
、所要時間は所要加算回数によつて決まる。乗算のため
にたくさんの構造が提案されてきた。本装置は複数の乗
数バイナリ・ビットが同時に調べられて被乗数の倍数が
、前以つて発生された部分積へ加算されるようにする。
バイナリ数に対するこの形式の乗算方式の１つの例が米
国特許第３５１５３４４号（［ＢＭ特許）に示されてい
る。このような従来の乗算装置においては、各々１つ又
はそれ以上の桁上げ保留加算器ユニットより成る複数の
桁上げ保留加算器ステージが複数の複バイナリ・ビット
・オペランドの合計を許容する構成になつている。

第１の複数の桁上げ保留加算器ステージは６個のオペラ
ンドを、和を表わす第１の出力信号と桁上げを表わす第
２の出力信号に変えるように配列されている。第２の複
数の桁上げ保留加算ステージは第２の複数のステージの
桁上げ出力及び和出力がその第２の複数のステージに対
する入力において第１の複数のステージからの桁上げ出
力及び和出力と組合されるようにループ態様に配列され
ている。桁上げ保留加算器ステージのうちの或るものは
、特定の時間期間に亘つてデータを保持するようにラッ
チ装置を含んでいる。第２の複数のステージを通る間の
信号遅延及び他のラッチ●ステージへ向うタイミング●
パルス入力間の時間は等しく、第１の複数のオペランド
の和を表わす第２の複数のステージからの出力は第２の
複数のオペランドの和を表わす第１の複数のステージの
出力と結合するようになつている。タイミング・パルス
、回路遅延、及びラッチされたステージは第２の複数の
桁上げ保留加算器ステージのみを通る間の遅延の割合に
等しい割合で加算器配列の入カヘオペランドを供給する
ことを許容する。前述の米国特許第３５１５３４４号に
示されたような高速乗算装置をＣＰＵの回路モジュール
に適合させるのは困難であつた。

何故ならばそのような従来の乗算装置は、１つのチップ
上の桁上げ保留加算器トリーのすべての桁上げ及び和出
力が他のチップ上の桁上げ保留加算器トリーの入カへ接
続されることが必要とされるからである。更にラッチ回
路は桁上げ保留加算器トリーの桁上げ出力のために必要
とされる。本発明 従つて本発明の目的はラッチの必要性及びチップ間の１
１０ピンの必要性を最小化する高速乗算装置を提供する
ことである。

本発明の他の目的はｎビット並列加算器の単一の桁上げ
出力のみが他のチップへ供給されればよい所の高速乗算
装置を提供することである。

本発明の更に他の目的は４−２（４入力・２出力）桁上
け保留加算器トリーと言う新規な構成を使用した高速乗
算装置を提供することである。本発明の良好な実施例に
よれば、上記の諸目的は４−２桁上げ保留加算器トリー
において被乗数の４つの倍数を反復的に加算し、然る後
その上位桁位置からの単一の桁上げ出力及び４つの和出
力を有する４ビット並列加算器へ供給する所の新規な構
成によつて達成される。和出力だけがラッチされ、そし
て以前の部分積へ加算するため各反復毎に桁上げ伝播加
算器へ送られる。チップのための■１０ピン割当ては、
４ビット並列加算器の単一の桁上げ出力だけしか他のチ
ップへ供給される必要がないので減少される。本発明は
浮動小数点及び／又は固定小数点のバイナリ数を乗算す
る事が希望される所のデータ処理装置の浮動小数点及び
／又は固定小数点算術ユニットにおいて使用される。

乗算されるべき浮動小数点の数は６４個のバイナリ・ビ
ットより成るのが普通である。浮動小数点の数の最上位
桁位置即ちビット０位置はその数の符号を表わす。位置
１一７は底１６（托進数）に対する指数値を表わし、位
置８−６３はその数の小数部を表わす。小数部は１４個
の１随デジットより成り、各デジットは４個のバイナリ
・ビットより成る。表された数の小数点はそのバイナリ
数の位置７と８の間にあるものと仮定される。浮動小数
点乗算では周知の通り、その数の小数部だけが乗算され
、これに反して指数値は最終的指数値を得るために加算
される。本発明の実施例では、数の小数部を表わすのに
５帽のバイナリ・ビットを用いた２つの浮動小数点バイ
ナリ数が互いに乗算される。短い浮動小数点演算のため
に使用される選択的乗算器は、乗数のビット４０−６３
及び有効被乗数のビット８−３１だけと、残りのビット
０について処理する。固定小数点乗算演算に対する実施
例はハーフ・ワード選択及びフル・ワード選択を与える
。

ハーフ・ワード選択はビット位置１６−４７（ビット１
６は符号ビット、そしてビット１７−４７はデータ・ビ
ット）に被乗数を、ビット位置４８−６３（ビット４８
は符号ビット、そしてビット４９門−６３はデータ・ビ
ット）に乗数を含む。フル・ワード選択はビット位置０
−３１（ビット０は符号ビット、ぞして１−３１はデー
タ・ビット）に被乗数を、ビット位置３２−６３（ヒッ
ト３２は符号ビット、そして３３−６３はデータ・ピン
）ト）に乗数を含む。固定小数点の数は負のとき２の補
数形で表わされるのが普通てある。乗算演算に対する良
好な選択は下記のように要約される。

被乗数及び乗数の良好な整合は最終的な結果の整合の必
要性を減少させる。

第１図は複数の乗数バイナリ・ビットを同時に試験する
ことにより反復毎に部分積が発生される態様を図解して
いる。

第１図に示された特定例では、５６ビットの被乗数と５
６ビットの乗数が乗算され、５６ビットの乗数は７群の
８ビット乗数群（即ちビット５６−６３、ビット４８−
５５、ビット４０−４７、ビット３２−３９、ビット２
４−３１、ビット１６−２３、ビット８−１５）に分割
される。最初の反復期間即ち反復１において、５６ビッ
ト被乗数は第１の８ビット乗数群（ビット５６−６３）
によつて乗算されて部分積Ｐ１を作る。次の反復期間即
ち反復２において、５６ビット被乗数は第２の８ビット
乗数群（ビット４８−５５）によつて乗算されて部分積
Ｐ２を作る。同様に５６ビット被乗数は夫々反復３乃至
７において第３乃至第７の８ビット乗数群よつて乗算さ
れる。最終結果を作るようにすべての部分積Ｐ１乃至Ｐ
７を加算するのに必要とされる時間を節約するために、
前述の米国特許第３５１５３４４号及び本発明の実施例
では、反復１で発生された部分積Ｐ１は８位置だけ右シ
フトされて、反復２で発生された部分積Ｐ２へ加算され
、中間和Ｐ２＋Ｐ１×２−８を作る。同様にして各反復
３，４，５，６，７において、先行する反復期間に発生
された中間和が８位置だけ右シフトされて各反復におい
て新たに発生された部分積と加算される。第１表は夫々
の反復において中間和が発生される様子を示す。第１表
から知られる通り、反復７の終りにおいて発生された和
はＰ７＋Ｐ６Ｘ７８＋Ｐ５×２−１６＋Ｐ４×２−２４
＋Ｐ３Ｘ２−３２＋Ｐ２×２−４０＋Ｐ１×２−４８に
等しく、それが最終結果を表わす。本発明の良好な実施
例においては、各乗数群は、第２図に示されたような乗
数再符号化アルゴリズムに従つて更に復号される。

図示のように反復毎に乗数の８ビットに代えて９ビット
が（反復間に１ビット重複させて）復号される。９ビッ
ト乗数群の各々は更に４つの３ビット準群に（準群間に
１ビット重複させて）更に分割される。

反復４のみに対して４つの３ビット乗数準群を図示した
第２図において、ビット３−３９は４つの３ビット乗数
準群■生１（ビット３７−３９）、ＭＰＬ２（ビット３
５−３７）、ＭＰＬ３（ビット３３−３５）、及びＭＰ
Ｌ４（ビット３１−３３）へ分割される。これらの乗数
準群は被乗数の倍数を発生するために復号され、それら
が部分積に対して加算又は減算される。被乗数の倍数は
その真数形又は補数形で被乗数の位置をシフトすること
によつて発生される。かくて被乗数が何位置だけシフト
されるべきか、及びその真数形又は補数形の何れでゲー
トされるべきかについて、再符号化アルゴリズムが決定
する。本発明の実施例で使用された特定の乗数再符号化
アルゴリズムはＩＢＭＴＤＢｌ第２０巻、第９号（１９
７師２月発行）第３５９１乃至３５９３頁に掲載された
Ａ．Ｗｅｉｎｂｅｒｇｅｒ氏の論文１ルック・アヘツド
による乗数復号ョに示されている。第２表はどのように
して各乗数が復号されるかを示す。９ビット乗数群（Ｒ
ｌ２８，Ｒ６４，Ｒ３２，Ｒｌ６，Ｒ８，Ｒ４，Ｒ２，
Ｒｌ，Ｒ↓）が一定の反復において調べられている。

添字はビット位置の相対的な重みを示す。ビットＲνは
次の下位９ビット群の上位ビットであり、ビットＲｌ２
８は次の上位９ビット群の下位ビットである。ここで３
つの乗数ビット（Ｒ２，Ｒｌ，Ｒかを考察し、且つビッ
ト位置弓よりも低位のビットがすべて零であると仮定す
る。もしも乗数ビット（Ｒ２，Ｒｌ）が（イ），０）で
あつて×０演算を表しているならば、それらはＲＯョと
して復号される。もしも（Ｒ２，Ｒｌ）が（イ），１）
であつて×１演算を表わしているならば、それらは１＋
１ョとして復号される。もしも（Ｒ２，Ｒｌ）が（２，
０）であつて×２演算を表わしているならば、（Ｒｅｍ
４，−２）として復号される〔Ｒｅｍ４は記憶（Ｒｅｍ
ｅｍｂｅｒ）４を表わす〕。これは（被乗数）×４−（
被乗数）×２の演算が（被乗数）×２の演算に代えて実
行されることを意味する。×２及び×４の演算は被乗数
を×１に対して夫々左へ１ビット位置及び２ビット位置
だけシフトすることと等価てあるので、（被乗数）×４
−（被乗数）×２は被乗数を×１に対して真数形で２位
置だけ左シフトし、×１に対して補数形で１位置だけ左
シフトし、そしてシフトされた２つの被乗数を加算する
ことと等価である。×４演算即ち被乗数を×１に対して
２位置だけ左シフトすることは次の土位乗数準群（Ｒ８
，Ｒ４，Ｒ２）におけるＲ４＝Ｒ４Ｊに等価であるので
、×４演算は準群（Ｒ２，Ｒｌ，Ｒｌ２）に対しては行
なわれずＪＲｅｍ４Ｊビットが発生されて次の上位準群
（Ｒ８，Ｒ４，Ｒ２）に対する演算において×４演算が
行なわれるようになる。第２表は直列に配列された４つ
の復号器によつてどのようにして記憶ビットが発生され
るかを示す。低位の復号器はその最下位ビットを記憶さ
れた入力として取扱う。後続の各復号器はその記憶され
た入力を下位復号器に対する入力の関数として決定する
。例えば記憶されたビットは下記の論理式に従つて発生
される。その結果として、復号器は上位ビットを記憶さ
れた出力として使用して、４つの選択信号（＋６本−６
屯＋１２８．−１２８）を発生する上位復号器を除き、
たつた３つの選択信号（夫々＋１、一１、−２。

＋４、−４、−８。＋１巳−１ｅＫ−３２）を発生する
だけでよい。乗数復号のこの概念は同時に９ビット以外
のものの復号に一般化しうること勿論である。

下位９ビット乗数群の下位ビットが１であるとき追加の
被乗数倍数が発生される。

このビットは８つの下位零が迫従する共有ビットより成
り、下位群と次の下位群との間で共有されるものと仮定
される。もしもこの次の下位群が反復ｙの最中（即ち第
１表の第１の反復に先立つ反復の最中）に復号されたな
らば、それは−１２８の倍数を作・り、第２表及び第３
表に従い、ｌ位置右シフトされた被乗数の補数の選択を
要求する。この追加の乗数復号化及ひ被乗数選択を取扱
う望ましい方法は示されていないが、下記のように働く
。つまり反復ｙの最中に乗数レジスタ３１中の乗数の下
位ビット （ビット６３）が検出されそして乗数復号器
３２中にラッチ・アップされる。反復１の最中にそのラ
ッチされたビットは上述の追加の被乗数倍数を選択し、
それを加算回路５０の現在空になつている桁上げ伝播加
算器へ挿入する。第３表は第２表において復号された各
出力ｍ１乃至Ｍ４がどれほど被乗数をシフトさせるかを
示す。

例えばｍ１＝＋１のとき、これは被乗数が７位置だけ右
シフトされて加算器トリー中へ真数形でゲートされる（
これについては後述される）ことを意味する。第１表と
関連して前に述べた通り部分積Ｐｌ，Ｐ２，Ｐ３・・・
・の各々は次の反復で新たに発生される部分積に加算さ
れる前に８位置だけ右シフトされなければならない。従
つて本発明の望ましい実施例においてはｍ＝（Ｍｌ，ｍ
２，ｌｍ３又はＭ４）＝＋１が右シフト７（ＲＳ７）と
して復号される。つまり左シフト１に右シフト８を加え
ることに等価である。同様にｍ＝ー１は補数形でのＲＳ
７として復号され、ｍ＝ー２は補数形でのＲＳ６（＝Ｌ
Ｓ２＋ＲＳ８）として復号される。ＭＪ＝＋１２８は真
数形でＲＳＯ（＝ＬＳ８＋ＲＳ８）として復号される。
第３図には第２図、第２表及び第３表に示された乗数再
符号化アルゴリズムを用いた乗算装置の基本的な機能ユ
ニットをブロック図の形で示され２ている。

第３図の乗算装置は被乗数レジスタ３０及び乗数レジス
タ３１を含む。７つの９ビット乗数群が乗数レジスタ３
１から乗数復号器３２へ各反復毎に１群ずつゲートされ
、そこで所定の９ビット乗数群が第２表及び第３表の真
数表に従つて，復号されて各反復毎に復号出力Ｍｌ，ｍ
２，ｍ３及びＭ４を発生する。

実施例では乗数レジスタ３１は相次ぐ反復で右に８ビッ
ト位置だけシフトされて、正しい９ビットが同じ９本の
信号線を介してそのレジスタから発生され乗数復号器３
２へ送り込まれるようにする。被乗数レジスタ３０中の
被乗数はバス３３を介して被乗数シフトＴＩＣ（真数／
補数）ゲート４０へゲートされ、そこで被乗数は第３表
に示されたように真数形又は補数形の何れかで同表に示
す位置数だけ右シフトされて、被乗数の４つの倍数Ｍｌ
，Ｍ２，Ｍ３及びＭ４を作り出す。ゲート４０からのこ
れらの被乗数の倍数Ｍｌ，Ｍ２，Ｍ３及びＭ４は次にバ
ス４１，４２，４３，４４を介して加算回路５０へゲー
トされる。加算回路５０は桁上け保留加算器トリー及び
桁上げ伝播加算器より成り、被乗数の倍数Ｍ１乃至Ｍ４
の合計演算を行なつて第１表に示されたような部分積Ｐ
ｌ，Ｐ２・・・ ・・Ｐ７を作ると共に、これらの部分
積の合計演算を行なつて第１表に示されたような態様で
最終的な積を作るように働く。第４図は第３図に示され
た加算回路の４ビット分割部分を示すものであつて、通
常の技術を用いて実施されている。

第４図に示された加算回路は複数の３−２（３入力・２
出力）桁上げ保留加算器５１０乃至５４０と、１群の和
ラッチ５６０乃至５６６と、１群の桁上げラッチ５７０
乃至５７６と、桁上げ伝播加算器５８０とを含む桁上げ
保留加算器トリーより成る。４つのビット位置゜゜１゛
、６４２゛、“゜４゛及び“８゛だけが第４図に示され
ているけれども、当業者ならば任意所望の数のビット位
置を追加配置しうること及び同様な態様で相互接続し得
ることは明らかである。

Ｍｌｌ，Ｍｌ２，Ｍｌ４及びＭｌ８は夫々第３図に示さ
れた被乗数シフトＴＩＣ（真数／補数）ゲート４０から
発生された被乗数Ｍ１の重みづけされた“１゛、゜゜２
゛、゜゜４゛及び“゜８゛ビットを表わす。同様にＭ２
ｌ、Ｍ２２、Ｍ２４及びＭ２８は被乗数Ｍ２の重みづけ
された゜“１゛、“゜２゛、゜“４゛及び゛゜８゛ビッ
トを表わし、Ｍ３ｌ，Ｍ３２，Ｍ３４及びＭ３８は被乗
数Ｍ３の夫々重みづけされたビットを表わし、Ｍ４ｌ，
Ｍ４２，Ｍ４４及びＭ４ノ８は被乗数Ｍ４の夫々重みづ
けされたビットを表わす。第４図の加算器トリーは各ビ
ット位置に６つの入力を有する。ビット位置“゜１゛の
加算器トリー部分は２つの第１ステージの３−２ＣＳＡ
（桁上げ保留加算器）５２２及び５２４と、第２ステー
ジのＣＳＡ５３２と第３ステージの３−２ＣＳＡ５４０
と、和ラッチ５６６と、桁上げラッチ５７６とより成る
。３−２桁上げ保留加算器桁の論理は３つの異なつたオ
ペランドからバイナリ１又はバイナリ０を受取つてその
出力に２つの信号（１つは印加されたバイナ！川の和を
表わす信号、他方は３つの入力によつて作られた桁上げ
を表わす信号）を発生することである。

バイナリ１即ち和を表わす有効出力信号はバイナリ１入
力の組合せが１又は３に等しいときに発生され、桁上げ
信号は２つ又は３つのバイナリ１入力が存在するとき発
生される。同様に“゜２゛ビット位置の加算器トリーは
一対の第１ステージ３−２ＣＳＡ５１８及び５２０と、
第２ステージ３−２ＣＳＡ５３０と、第３ステージ３−
２ＣＳＡ５３８と、和ラッチ５６４と、桁上げラッチ５
７４とを含む。

“゜４゛ビット位置の加算器トリー部分は一対の第１ス
テージ３一２ＣＳＡ５１４及び５１６と、第２ステージ
３−２ＣＳＡ５２８と、第３ステージ３−２ＣＳＡ５３
６と、和ラッチ５６２と、桁上げラッチ５７２とを含む
。“゜８゛ビット位置加算器トリー部分は一対の第１ス
テージ３−２ＣＳＡ５１０及び５１２と、第２ステージ
３−２ＣＳＡ５２６と、第３ステージ３−２ＣＳＡ５３
４と、和ラッチ５６０と、桁上げラッチ５７０とを含む
。和ラッチ５６０，５６２，５６４，５６６からのラッ
チされた和と、桁上げラッチ５７０，５７２，５７４，
５７６からのラッチされた桁上げは桁上げ伝播加算器５
８０へ印加され、そこで入カオペランドの最一終和又は
最終桁上げが作られる。ビット位置“゜１げにおいて、
第１ステージＣＳＡ５２２及び５２４への６入力のうち
の４入力が４つの被乗数の倍数Ｍ１乃至Ｍ４の重みづけ
されたビットＭｌｌ，Ｍ２ｌ，Ｍ３ｌ及びＭ４ｌを受取
り、他の２つの入力が先行の反復から和及び桁上げを受
取る。

ＣＳＡ５２２からの和と、ＣＳＡ５２４からの和と“゜
Ａ゛ビット位置からの桁上げは第２ステージＣＳＡ５３
２において加算さ−れるのに反して、ＣＳＡ５２２から
の桁上げと、５ＣＳＡ５２４からの桁上げは夫々６６２
３゛に重みづけされたＣＳＡ５３Ｏ及び５３８へ供給さ
れる。第２ステージＣＳＡ５３２からの和は第３ステー
ジＣＳＡ５４Ｏへ供給されてそこで゜゛ν゛ビット位置
からの桁上げと加算され、ＣＳＡ５３２からの桁上げは
“２゛に重みづけされたＣＳＡ５３８へ供給される。第
３ステージＣＳＡ５４Ｏからの和は和ラッチ５６６へ供
給されるのに対して、ＣＳＡ５４Ｏからの桁上げは桁上
げラッチ５７６へ供給される。同様な動作が゜“２゛、
“゜４゛及び“８゛ビット位置の加算器トリーによつて
実行さフれる。和ラッチ５６０，５６２，５６４及ひ５
６６中にラッチされた和と、桁上げラッチ５７０，５７
２，５７４及び５７６中にラッチされた桁上げは、正し
くシフトされて次の反復で適正なビット位置へフィード
バックされる。和ラッチ５６７０，５６２，５６４，５
６６中の和と、桁上げラッチ５７０，５７２，５７４，
５７６中の桁上げは桁上げ伝播加算器５８０で加算され
てその乗算の最終結果を発生する。第４図の加算回路に
おいて実行されたアルゴリズム及び論理は前述の米国ノ
特許第３５１５３４４号（特公昭４６−３８９７号）に
説明されているものと同じであ発明の詳細な説明は省く
ことにする。第４図の加算回路の配列は複数の複ビット
・オペランドの合計を許容することにより迅速な加算又
は乗算演算を達成するけれども、加算回路の配列は各々
多数のビット位置にまたがる複数のチップによつて構成
されるものと仮定すると（今日の実装技術ではこれが最
も現実的である）、これはチップ間の大量の１１０ピン
ばかりか大量のラッチを必要とする。

そのようなラッチ及び１１０ピンに対する必要性は本発
明に従う加算回路の配列により最少化される。

以下第５図を参照して詳述される。第５図は本発明の良
好な実施例に従つて構成された第３図の加算回路の４ビ
ット分割部分を示す。

それは各ビット位置毎に１つの４−２桁上げ保留加算器
（ＣＳＡ）と、各ｎビット位置毎に１つのｎビット加算
器（実施例では４ビット加算器）とを使用する。更に具
体的に言えば、各ビット位置毎に１つの４−２ＣＳＡ６
１０，６１２，６１４，６１６・・・・・・と、４ビッ
ト位置毎に１つの４ビット並列加算器６２０（更に一般
的に言えば各ｎビット位置毎に１つのｎビット加算器）
と、各ビット位置毎に１うの和ラッチ６３０，６３２，
６３４，６３６・・・・・・と、各４ビット（又はｎビ
ット）並列加算器６２０・・・・・・毎に１つの桁上げ
ラッチ６４０と、桁上け伝播加算器６５０と、レジスタ
６７０とより成る。４−２ＣＳＡは■ＢＭＴＤＢｌ第加
巻第９号（１９７８年２月発行）、第３５９４頁乃至３
５９頂に掲載されたＤ．Ｔ．Ｓｈｅｎ及びＡ．Ｗｅｉｎ
ｂｅｒｇｅｒ両氏の論文０送り込み回路を用いた４−２
桁上げ加算器ョに示されており、これは本発明の要部を
構成しないので、第６図を参照して概略的に説明するに
止める。

その４−２ＣＳＡは４つの入カオベランドと次の下位加
算器からの横方向桁上げ入力とを受取つて、２つの出力
と次の上位加算器への横方向桁上け出力とを発生する。
横方向桁上げは４つの入カオペランドのみの関数である
が、他の２つの出力はそのＣＳＡに対する５つの入力す
べての関数である。第７図は４−２ＣＳＡの論理ブロッ
ク図を示し、同図の゜゛゛内の数字はビットの重みを示
す。第４表は第６図の４−２ＣＳＡによつて構成される
論理を示す。第６図の４−２ＣＳＡの４個の入カオペラ
ンドＷ，Ｘ，Ｙ，７及び桁上げ入力は重み１を有し、出
力Ａは重み１を、出力Ｂ及び桁上げ出力は重み２を有す
ることを夫々の括弧書きで示す。

第４表の上下方向５段区分のうち、第１段左欄は４−２
ＣＳＡの入力Ｗ及びＸを縦方向に示すための見出し欄て
ある。

第１段中央欄は第１横行００００１１１１により桁上げ
入力（Ｃｉｎ）のオン入力（１）及びオフ入力（１を夫
々示し、第２横行００１１００１１によりＹ入力を夫々
示し、第３横行０１０１０１０１によりＺ入力を示す。
第２段中央欄は上記のＷ，Ｘ，Ｙ，Ｚ入力及び桁上げ入
力の５入力の組合わせによつて定まるオン入力の個数を
示す。例えば５入力がすべて０であるときはオン入力の
個数が０てあることを左上隅のＯで示し、５入力がすべ
て１てあるときはオン入力の個数が５であることを右入
隅の５で示し、入力Ｗが１、Ｘが０、そして他の入力が
すべて１であるときはオン入力の個数が４であることを
右下隅の１つ上に記入された４で示す。

段３段中央欄は５入力の組合わせにより桁上げ出力（Ｃ
Ｏｕｔ）がオンになる場所をその重み２で示し、オフに
なる場所はブランクで示す。

第４段中央欄には、出力Ｂがオンになる入力組合わせに
対してその重み２が記入され、第５段中央欄は、出力Ａ
がオンになる入力組合わせをその重み１で示す。

第２段以下の各右欄には対応する夫々の中央欄のデータ
を与える論理式を示す。第５図に戻ると、゜゜１゛ビッ
ト位置の４−２ＣＳＡ６１６の４つのオペランド入力は
第３図に示された被乗数シフトＴＩＣ（真数／補数）ゲ
ート４０からの４つの被乗数倍数Ｍｌ，Ｍ２，Ｍ３及び
Ｍ４の゜゜１゛に重みづけされたビットＭｌｌ，Ｍ２ｌ
，Ｍ３ｌ及びＭ４ｌを受取る。その４一２ＣＳＡ６１６
は更に、゛゜ν゛に重みづけされた４一２ＣＳＡ（図示
せず）から桁上げ入力を受取つて２つの出力を発生する
。それらは４ビット加算器６２０と次の上位即ち゜゜２
゛ビット位置ＣＳＡ６ｌ４への桁上げ出力へ供給される
。他のＣＳＡ６ｌＯ，６ｌ２及び６１４も同様に接続さ
れる。４ビット加算器６２０は４−２ＣＳＡ６１２，６
１４，６１６の各々からの２つの出力と、ＣＳＡ６ｌＯ
からの１つの出力（出力Ａ）と“゜ν゛ビット位置のＣ
ＳＡからの１つの出力（出力Ｂ）とを受取る。それは更
に桁上げラッチ（桁上げラッチ６４０と類似のものであ
るが図示されていない）を通過した後に次の上位４ビッ
ト加算器（図示せず）からシフトされた形の桁上げをも
受取る。４ビット加算器６２０からの桁上げは桁上げラ
ッチ６４０中にラッチされ、その出力はシフトされた形
で次の下位４ビット加算器（図示せず）へ供給される。

４ビット加算器６２０からの和は夫々和ラッチ６３０，
６３２，６３４及び６３６へ供給され、その出力は桁上
げ伝播加算器６５０へ供給され、その出力は更にレジス
タ６７０へ供給される。

１つの反復の部分積を表示するレジスタ６７０の内容は
正しくシフトされ終つた後に次の反復で桁上け伝播加算
器６５０へ供給されて、先行する部分積が新たに発生さ
れた武分積へ加算されるようにする。

第５図の配列によれば隣接の４−２ＣＳＡからの．四対
の出力は、ラッチされた桁上げワードのうちの適正なも
のからフィードバックされる単一の桁上げと一緒に４ビ
ット加算器において結合されて４つの和ビットと唯１つ
の桁上げ出力とを作る。

４ビット加算器の出力はラッチされる。

ラッチさ・れた和ビットは桁上げ伝播加算器６５０へ発
送されるが、４番目毎のビット位置からのラッチされた
桁上げは４ビット加算器への入力桁上げとして、シフト
された形でフィードバックされる。本発明の実施例にお
いてなされた重要な変更は、４ビット並列加算器６２０
が４ビット位置毎に１つ配設されたこと、及び桁上げ伝
播加算器６５０が現在の部分積と先行の部分積の和を作
るために使用されたことである。上記の変更により、必
要とされる桁上げラッチの数が４ビット位置当り４つか
ら１つに減少され、且つ４ビット位置当りたつた１つの
桁上げを他のチップへ送れば足りるので１１０ピンの数
がかなり減少される。それに加えて、和ビット及び桁上
げビットが各ビット位置毎にフィードバックされる必要
性がもはや存在しないので、ＣＳＡトリーが６−２ＣＳ
Ａトリーから４一２ＣＳＡトリーへと簡単化される。第
４図に示されたように通常の設計の４つの６−２桁上げ
保留加７算器を含む６−２ＣＳＡトリーは９２ゲートを
含み且つ６ゲート・レベルの径路を含むのが普通である
のに対して、第５図に示されたように同一の基本法則を
用いて設計された４つの４−２桁上げ保留加算器を含む
４−２ＣＳＡトリーは５６ゲートと３ゲ）一ト・レベル
の代表的径路しか必要とせず、４ビット並列加算器は３
２ゲートと３ゲート・レベルの代表的径路を必要とし、
合計すると８８ゲートと６ゲート・レベルしか必要とし
ない。かくて本発明の実施例によればより多くのゲート
を必要とすることなく、しかもより長い遅延をもたらす
ことなしに、ラッチの必要数及び１１０ピンの必要数が
最少化されることがわかる。ラッチされた和出力は桁上
げ伝播加算器のみに、且つ反復毎に送られる。従つて平
常は遊んでいる桁上げ伝播加算器は各反復最中の複数ワ
ードを減少するに際して関与する。それに伴なう不利点
は最後の反復に続いて１つ余分のサイクルを要すること
である。これは最後の反復最中に加算器トリーからラッ
チされた桁上げワードがそれ自身により加算器トリーを
介して流出するのを許容して、桁上げ伝播加算器に入る
ラッチされた和ワードとして出現させるようにする。４
ビット並列加算器及び４−２ＣＳＡトリーが第５図の実
施例に使用れているけれども、任意のｍビット並列加算
器及び任意のｎ−２ＣＳＡトリーが使用されてもよい。

第７図は第５図に示された本発明の実施例の改良を示す
。第７図の構成は第５図の４ビット加算器６２０の代り
に８ビット加算器６２２を使用する。その結果として、
第７図の構成は８ビット位置毎に唯１つの桁上げラッチ
しか必要とせず、従つて第５図の構成でなし得たよりも
更に桁上げラッチ及び１１０ピンの節約をなし得る。し
かし８ビット並列加算器の設計は、桁上げラッチの数の
減少によつて節約され得るよりも多額のコストを必要と
する。従つてｍビット並列加算器の特定数ｍの選択は、
桁上げラッチの節約によつて得られる所のものと複ビッ
ト並列加算器を設計することによつて失なわれる所のも
のとの間の妥協である。同様にｎ−２ＣＳＡの特定数ｎ
は利用し得る特定の乗数復号方式とＣＳＡトリーのコス
ト及び性能とに依存して選択され得る。本発明の更に一
般化された構成のｍビット分割部分が第８図に示される
。同図において参照番号７１０，７１２，７１４はｎ−
２ＣＳＡ加算器を指し、参照番号７２０はｍビット並列
加算器をそして参照番号７３０は桁上げラッチを指す。
或る種の状況下では、特定のｎ−２ＣＳＡに対する入力
ビットのうちの幾つかが永久的に零である。

これは各オペランドが隣接のオペランドに対して１つ又
はそれ以上のビット位置だけシフトされることに起因し
て、加算されるべきオペランド・ワードの幾つかの右端
又は左端ビット位置において生じ得る。そのような場合
には、これらの右端又は左端のビット位置を受取るため
のＣＳＡはｎ−２ＣＳＡである必要はなくｋ−２ＣＳＡ
（但しｋ半ｎ）でよい。従つて本発明は複数の４−２又
はｎ−２ＣＳＡが使用される所の第５図，第７図又は第
８図に示された実施例に限定される必要はなく、ＣＳＡ
加算器がｎ−２ＣＳＡ及びｋ−２ＣＳＡ及び／又はｉ−
２ＣＳＡ（但しｋ及びｉはｎとは異なつた数であるもの
とする）の組合せより成る任意の変形をも包含する。

【図面の簡単な説明】

第１図は複数の乗数ビットが同時に調べられて被乗数の
倍数が既発生の部分積に加算されるようにする乗算演算
を概略的に示す図、第２図は各反復においてどのように
して複数の乗数ビットが調べられるかを示す図、第３図
は複数の複ビットのオペランドの合算を許容する高速乗
算装置の構成を示すブロック図、第４図は米国特許第３
５１５３４４号の教示に従つて作られた第３図の加算回
路の４ビット分割部分を示すブロック図、第５図は本発
明の原理に従つて作られた第３図の加算回路の４ビット
分割部分を示すブロック図、第６図は本発明の実施例て
使用された４−２桁上け保留加算器の論理ブロック図、
第７図は第５図に示された実Ｅ施例の改良を示すブロッ
ク図、第８図は本発明の一般化された形態を示す図であ
る。 第５図において、６１０，６１２，６１４，６１６・・
・・・・４−２（ｎ−２）桁上げ保留加算器、６２０・
・・・・・４（ｍ）ビット並列加算器、６３０，６−３
２，６３４，６３６・・・・・・和ラッチ、６４０・・
・・桁上げラッチ、６５０・・・・・・桁上げ伝播加算
器（第２の並列加算器）、６７０・・・・・ルジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ｑビット乗数ワードのうちのｐビット（ｐ＜ｑ）が
   １回の反復で調べられて被乗数ワードのｒ倍数を発生し
   、上記倍数が互いに加算されて選択されたｐビット乗数
   部分の部分積を作り、上記部分積は正しくシフトされた
   後に、次の反復において選択されるべき次の上位ｐビッ
   ト乗数部分のための上記次の反復において発生されるべ
   き部分積へ加算されて新たに発生される部分積と以前に
   発生され且つ正しくシフトされた部分積との和を発生し
   、その乗算の最後の反復の後と被乗数ワードと乗数ワー
   ドの最終的な積が作られるようにする乗算装置において
   部分積の反復加算を達成するための桁上げ保留／伝播加
   算装置であつて、入力オペランドの各ビット位置毎にｎ
   −２桁上げ保留加算器を１つ宛有し且つ各反復で発生さ
   れる上記被乗数ワードの倍数を含むｎ個の複ビット・オ
   ペランドを受取り、そのｎ個の複ビット・オペランドを
   その和及び桁上げを表わす２つの他の複ビット・オペラ
   ンドに減縮するためのｎ−２（ｎ≧３）桁上げ保留加算
   器ステージと、上記オペランドの各ｍビット位置毎に１
   つ置かれ、それに対する入力オペランドの和を表示する
   ｍ個の出力信号を作るため上記２つの他の複ビット・オ
   ペランドの対応するビットと最上桁位置からの桁上げと
   を受取る、少なくとも１つの第１のｍビット並列加算器
   （但しｍは上記ｎ−２桁上げ保留加算器の数よりも多く
   ない）と、現在の反復において発生され上記第１のｍビ
   ット並列加算器に対する入力オペランドの和を表わす上
   記第１のｍビット並列加算器からの上記ｍ個の出力信号
   と、以前の反復において発生され以前の部分積の上桁位
   置を表わすｍ個の出力信号とを各反復において受取る第
   ２の並列加算器と、上記第１のｍビット並列加算器から
   の上記桁上げを上記第１のｍビット並列加算器の下桁入
   力へ送る手段とを含む桁上げ保留／伝播加算装置。 ２ 上記ｎ−２桁上げ保留加算器ステージは４−２桁上
   げ保留加算器ステージである特許請求の範囲第１項記載
   の桁上げ保留／伝播加算装置。