JPH0369210A - レベルシフター回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベルシフター回路に関し、特に０ＭＯＳトラ
ンジスタを用いたレベルシフター回路に関する。

〔従来の技術〕

従来、かかるレベルシフター回路はＰチャネル型ＭＯＳ
トランジスタおよびＮチャネル型ＭＯＳトランジスタか
らなるインバータ等で構成している。

第５図はかかる従来の一例を示すレベルシフター回路図
である。

第５図に示すように、従来のレベルシフターは主にアナ
ログスイッチ等に使用され、スイッチ間を通過する信号
の振幅よりも小さな振幅のコントロール信号によりその
アナログスイッチを制御している。第５図においては、
ＶＤＤ　　ｖｓｓ間に接続された一つのインバータ１と
、二つのＰチャネル型ＭＯＳトランジスタＰ７．Ｐ８と
、二つのＮチャネル型ＭＯＳ）ランジスタＮ７．Ｎ８と
で構成されている。すなわち、ＭＯＳ）ランジスタＰ７
とＮ７のドレイン側をそれぞれ接続し、Ｐ７のソース側
をＶＣＣに且つＮ７のソース側をＶｓｓにそれぞれ接続
する。更に、ＭＯＳ）ランジスタＰ８とＮ８のドレイン
側もそれぞれ接続し、Ｐ８のソース側をＶ。０に且つＮ
７のソース側をＶＳＳにそれぞれ接続する。一方、ＭＯ
Ｓ）ランジスタＰ７のゲートをＭＯＳ）ランジスタＰ８
とＮ８のドレイン側に接続し且つＰ８のゲートをＰ７と
Ｎ７のドレイン側に接続するとともに、Ｎ８のゲートに
ｖＤＤ、ｖｓｓを電源とするインバータ１　　（ＶＤＩ
）＜ＶＣＣ）の出力を接続し、Ｎ７のゲートおよびイン
バータ１の入力に入力端子ＩＮを接続し且つＰ８とＮ８
のドレイン側を出力端子ＯＵＴに接続する。

かかるレベルシフター回路の動作は電源ＶＤＤＶＳＳの
振幅をＶＣＣ−Ｖｓｓの振幅（ＶＤＤ＜ＶＣＣ）になる
ように、その論理振幅を拡大する。

〔発明が解決しようとする課題〕

上述した従来のレベルシフター回路は、ＭＯＳトランジ
スタＰ７のチャネル幅とＰ８のチャネル幅に比べＮ７の
チャネル幅とＮ８のチャネル幅を十分に大きな値にしな
ければならない。

それは、例えば、入力に電源Ｖ３３からＶＤりへの立上
りの信号が入ったときに、Ｎ７がＯＮしてＰ８のゲート
電位が低くなることにより、Ｐ８がＯＮＬ始める。また
同時に、Ｎ８がＯＦＦ’する（■の状態）ことからＰ７
のゲート電位が高くなってＯＦＦ状態へ移行するため、
より一層Ｐ８のゲート電位が低くなりＯＮ側へ移行し、
したがって最終的に出力がＶＣＣレベルになる。このと
き、Ｐ７のチャネル幅Ｗの値が大きいと、■の状態では
未だＰ７がＯＮ状態であるので、Ｎ７のドレイン側がＶ
Ｂ８レベルになりづらく、出力からＶＣＣの信号を出す
のに時間がかかるという問題がある。

また一方、ＶＤＤからＶＳＳへの立ち下りの信号が入っ
たときは、Ｎ８がＯＮしてＰ７のゲート電位が低くなる
ことにより、Ｐ７が０．ＮＬ始め且つＮ７がＯＦＦする
（■の状態）ことから、Ｐ８のゲート電位が高くなって
ＯＦＦ状態へ移行するため、より一層Ｐ７のゲート電位
が低くなりＯＮ側へ移行し、したがって最終的に出力が
ｖ、８レベルになる。このとき、Ｐ８のチャネル幅が大
きいと、■の状態ではＰ８がＯＮ状態であるため、出力
がＶＳＳレベルになるのに時間がかかるという問題があ
る。

以上のようなことから、Ｐ７およびＰ８に比べＮ７およ
びＮ８のチャネル幅を十分大きくしないといけないので
素子の面積が大きくなり、Ｎ７およびＮ８のチャネル幅
のバランスをとるのが設計上困難になるという欠点があ
る。

本発明の目的は、かかる問題を解消して素子が小さく且
つ設計容易なレベルシフター回路を提供することにある
。

〔課題を解決するための手段〕

本発明のレベルシフター回路は、一対の開閉端子および
制御端子を有し且つ前記制御端子に所定レベルの信号を
入力したとき前記開閉端子が開閉するスイッチと、一方
向にのみ電流の流れる素子の入力をＰチャネル型ＭＯＳ
トランジスタのドレイン側に接続し且つその出力をＮチ
ャネル型ＭＯＳトランジスタのドレイン側に接続すると
ともに、その接続点を出力とし且つＶ、ゎ−ＶＳＳ間に
接続された第一のインバータと、入力信号を反転して出
力を出すｖ　ｃｃ　−ｖ　ｓｓ間もしくはＶＤＤ−ＶＤ
Ｄ１間に接続された第二のインバータとを有し、前記第
一のインバータのゲートを入力端子とし且つその出力が
前記第二のインバータのゲートおよび前記スイッチの一
方の開閉端子に接続される一方、他方の開閉端子なＶ。

。もしくはｖｏに接続し且つ前記第二のインバータの出
力および前記スイッチの制御端子を出力端とし、前記Ｖ
ＤＤ−ＶＤＤ振幅を前記Ｖｃｃ　　Ｖｓｓ振幅（Ｖ　Ｄ
Ｄ　＜　Ｖ　ｃｃ　）もしくはＶＤＩ）−ｖｌ＋！１振
＠（Ｖｓｓ＞Ｖｘｍ）にするように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を説明するためのレベル
シフター回路のブロック構成図である。

第１図に示すように、本実施例は一対の開閉端子および
制御端子を有し且つこの制御端子にＬ（あるいはＨ）信
号が入力したとき、先の開閉端子が開（あるいは閉）と
なるスイッチ２を有している。また、本実施例では入力
端子ＩＮから供給される入力信号を反転して出力すると
共に、出力側から電源ＶＤＤ側への電流の流入を阻止す
る機能を有し且つ電源Ｖｆ１．）−Ｖ、ｓ間に接続され
た第一のインバータ１と、この第一のインバータ１から
の入力信号を反転して出力すると共に、電源ＶＣＣ−Ｖ
ＳＳ間に接続された第二のインバータ３とを有している
。しかも、第一のインバータ１の出力は第二のインバー
タ３の入力およびスイッチ２の一方の開閉端子に接続さ
れ且つ他方の開閉端子が電源ｖｏ。に接続されるととも
に、第二のインバータ３の出力およびスイッチ２の制御
端子を出力端子ＯＵＴに接続して構成される。

第２図は第１図に示すブロック構成を具体化した回路図
である。

第２図に示すように、第一のインバータ１．スイッチ２
および第二のインバータ３を構成するＰ１〜Ｐ４はＰチ
ャネル型ＭＯＳトランジスタ、Ｎ１、Ｎ２はＮチャネル
型ＭＯＳトランジスタ、Ａ点はＰ２．Ｐ４．Ｎｌのドレ
イン側およびＰ３゜Ｎ２のゲートの接続点を表わし、ま
たＢ点はインバータ１におけるＰｌとＰ２のドレイン側
の接続点を示す。かかるレベルシフター回路の入力端子
ＩＮにＶゆレベルの信号を入力したとき、ＰｌがＯＦＦ
’、ＮｌがＯＮとなるので、接続点ＡがＶＳ９レベルと
なる。従って、Ｐ３がＯＮ、Ｎ２がＯＦＦとなって出力
端子ＯＵＴはＶ　ｃｃ　（Ｖ　ＤＤ　＜　Ｖ　ｃｃ　）
　レベルになる。このときＰ４はＯＦＦとなる。

次に入力端子ＩＮにＶＳＳレベルの信号が入力したとき
、ＰｌがＯＮ、ＮｌがＯＦＦとなる。しかるに、ダイオ
ードと等価なＰ２は接続点Ｂから接続点Ａに対して順方
向であるため、接続点ＡはＶＤＤレベルに近くなる。す
なわち、ｖ、Ｄからダイオードと等価なＰ２のＶア分を
差し引いた電位だけ低くなる。従って、Ｎ２がＯＮとな
るが、Ｐ３は完全にＯＦＦ状態でないため、出力端子Ｏ
ＵＴは完全なＶＳＳレベルとはならない。それ故、出力
が低くなることから、Ｐ４がＯＮ状態となり、接続点Ａ
はＶ。Ｃレベルになる。これにより、Ｐ３が完全にＯＦ
Ｆして、出力は完全なＶＳＳレベルになる。

このとき、接続点ＡがｖＤｎより高いレベルになるため
、ＰＩ、Ｎｌのみで構成されたインバータであれば接続
点ＡからＶＤＤ側に電流が流れ込んでしまうが、ダイオ
ードと等価なＰ２を挿入して逆バイアス状態としている
ため、接続点Ａからｖｇｘ側に電流は流れ込まない。

第３図は本発明の第二の実施例を説明するためのレベル
シフター回路のブロック図である。

第３図に示すように、本実施例は前述した第一の実施例
（第１図）と比較すると、スイッチ２に供給する電源を
■。０からＶＥＸとし、しかもインバータ３に供給する
電源をＶ。。−ＶＳＳからＶＤＤ−Ｖｌｍとした回路で
ある。インバータ１については同様である。

本実施例は一対の開閉端子および制御端子を有し且つこ
の制御端子にＨ（あるいはＬ）の信号が入力したとき、
開閉端子を開（あるいは閉）とするスイッチ２と、Ｎチ
ャネル型ＭＯＳトランジスタのドレイン側に一方向にの
み電流の流れる素子の入力を接続し且つその出力なＰチ
ャネル型ＭＯＳトランジスタのドレイン側に接続すると
ともに、その接続点を出力とし且つＶＤＤ　　Ｖ３８間
に接続された第一のインバータｌと、入力信号を反転し
て出力し且つＶＤＤ−ｖｇｘ間に接続された第二のイン
バータ３とを有し、第一のインバータ１のゲートを入力
端子ＩＮとし、その出力が第二のインバータ３のゲート
とスイッチの一方の開閉端子に接続され、他方の開閉端
子をｖｇｘに接続するとともに、第二のインバータ３の
出力およびスイッチ２の制御端子を出力端子ＯＵＴに接
続して構成される。

第４図は第３図に示すブロック構成を具体化した回路図
である。

第４図に示すように、本実施例はインバータｌ、スイッ
チ２およびインバータ３を構成するＰ５、Ｐ６はＰチャ
ネル型ＭＯＳトランジスタ、Ｎ３〜Ｎ６はＮチャネル型
ＭＯＳトランジスタ、０点はＰ５．Ｎ３．Ｎ６のドレイ
ン側およびＰ６゜Ｎ５のゲー、トの接続点を表わし、Ｄ
点はＮ３とＮ４のドレイン側の接続点を表わす。

かかるレベルシフター回路の入力端子ＩＮにＶ９Ｓレベ
ルの信号を入力したとき、Ｐ５がＯＮ、Ｎ４がＯＦＦと
なるので、接続点ＣがＶＤＤレベルとなる。従って、Ｐ
６がＯＦ’Ｆ、Ｎ５がＯＮとなるので、出力がＶ　ｇｇ
　（Ｖ　ｓｓ　＞　Ｖ　ｗｚ　）レベルになる。このと
き、Ｎ６はＯＦＦである。

次に、入力端子ＩＮにｖａｎレベルの信号が入力したと
き、Ｐ５がＯＦＦ、Ｎ４がＯＮとなり、またダイオード
と等価なＮ３は接続点Ｃから接続点りに対して順方向で
あるため、接続点ＣはＶＢ８レベルに近くなる。すなわ
ち、ＶＳＳにダイオードと等価なＮ２の７２分大きい値
になる。従って、Ｐ６がＯＮするが、Ｎ５が完全に０Ｆ
ＦＬないため、出力は審全な■。Ｄレベルにはならない
が、出力が低くなることからＮ６がＯＮ状態となり、接
続点ＣはＶオレベルとなる。これにより、Ｎ５が完全に
ＯＦＦするので、出力端子ＯＵＴは完全なＶＤＤレベル
になる。

このとき、接続点Ｃが■８．より低いレベルになるため
、Ｐ５．Ｎ４のみで構成されたインバータであればＶＳ
Ｓから接続点Ｃに電流が流れ込んでしまうが、ダイオー
ドと等価なＮ３を挿入することにより逆バイアスとなる
ため、Ｖ９Ｓから接続点Ｃに対し電流は流れ込まない。

尚、上述した実施例では、スイッチおよびダイオードの
役割を果たすものとしてＭＯＳ）ランジスタを用いて説
明したが、それぞれの役割を果たす素子であれば、同様
に構成することができる。

〔発明の効果〕

以上説明したように、本発明のレベルシフター回路は、
それぞれのＰチャネル型およびＮチャネル型ＭＯＳ）ラ
ンジスタのチャネル幅を特に大きくする必要もなく、ま
たチャネル幅の比もそれぞれのインバータの比を考える
だけで設計できるため、素子も小さくなり且つ設計も容
易になるという効果がある。

【図面の簡単な説明】

第１図は本発明の第−Ｑ実施例を説明するためのレベル
シフター回路のブロック構成図、第２図は第１図に示す
ブロック構成を具体化した回路図、第３図は本発明の第
二の実施例を説明するためのレベルシフター回路のブロ
ック構成図、第４図は第３図に示すブロック構成を具体
化した回路図、第５図は従来の一例を示すレベルシフタ
ー回路図である。 １．３・・・・・・インバータ、２・・・・・・スイッ
チ、Ｐ１〜Ｐ６・・・・・・Ｐ型ＭＯＳトランジスタ、
Ｎ１−Ｎ６−−−−−・Ｎ型ＭＯ３）ランジスタ、ＶＤ
Ｄ＃　ＶＯＣｒ　Ｖｓｓ　ｒｖ２１・・・・・電源供給
端子。 粥　１　図

Claims (1)

【特許請求の範囲】
1. 一対の開閉端子および制御端子を有し且つ前記制御端子
   に所定レベルの信号を入力したとき前記開閉端子が開閉
   するスイッチと、一方向にのみ電流の流れる素子の入力
   をＰチャネル型ＭＯＳトランジスタのドレイン側に接続
   し且つその出力をＮチャネル型ＭＯＳトランジスタのド
   レイン側に接続するとともに、その接続点を出力とし且
   つＶ＿Ｄ＿Ｄ−Ｖ＿Ｓ＿Ｓ間に接続された第一のインバ
   ータと、入力信号を反転して出力を出すＶ＿Ｃ＿Ｃ−Ｖ
   ＿Ｓ＿Ｓ間もしくはＶ＿Ｄ＿Ｄ−Ｖ＿Ｚ＿Ｚ間に接続さ
   れた第二のインバータとを有し、前記第一のインバータ
   のゲートを入力端子とし且つその出力が前記第二のイン
   バータのゲートおよび前記スイッチの一方の開閉端子に
   接続される一方、他方の開閉端子をＶ＿Ｃ＿Ｃもしくは
   Ｖ＿Ｚ＿Ｚに接続し且つ前記第二のインバータの出力お
   よび前記スイッチの制御端子を出力端とし、前記Ｖ＿Ｄ
   ＿Ｄ−Ｖ＿Ｓ＿Ｓ振幅を前記Ｖ＿Ｃ＿Ｃ−Ｖ＿Ｓ＿Ｓ振
   幅（Ｖ＿Ｄ＿Ｄ＜Ｖ＿Ｃ＿Ｃ）もしくはＶ＿Ｄ＿Ｄ−Ｖ
   ＿Ｚ＿Ｚ振幅（Ｖ＿Ｓ＿Ｓ＞Ｖ＿Ｚ＿Ｚ）にすることを
   特徴とするレベルシフター回路。