JPS6025323A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6025323A JPS6025323A JP58133703A JP13370383A JPS6025323A JP S6025323 A JPS6025323 A JP S6025323A JP 58133703 A JP58133703 A JP 58133703A JP 13370383 A JP13370383 A JP 13370383A JP S6025323 A JPS6025323 A JP S6025323A
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- circuit
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- power supply
- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)本発明の技術分野
本発明は0M03回路に係り、特にTTLレベル等が入
力される0M03回路に関する。
力される0M03回路に関する。
(2)技術の背景
0M03回路はpチャンネルM’03FET(以下pM
O5FET)とnチャンネルMOS F ET(以下n
M OS F E i” )で構成され、その特徴が
低消費電力であることから、種々な方面に利用されてい
る。例えば、低消費電力である為高集積化に適している
ことからメモリ素子、また論理回路等に多数使用されて
いる。
O5FET)とnチャンネルMOS F ET(以下n
M OS F E i” )で構成され、その特徴が
低消費電力であることから、種々な方面に利用されてい
る。例えば、低消費電力である為高集積化に適している
ことからメモリ素子、また論理回路等に多数使用されて
いる。
第1図は従来のpエンハンスメントM OS I? E
TとnエンハンスメントMOS F ETを用いたCM
OSインバータの基本回路図である。pMO3FETI
、nMO3FET2の両ゲー1一端子には入力端子VI
Nが接続され、pMO3FET1のソース端子には電源
電圧Vccが接続され、n M 03FE72のソース
端子にはアース電位が接続され、pMO3FE、i”l
とnMO3FET2の両ドレイン端子を接続すると共に
出力端子■ゆが接続されている。
TとnエンハンスメントMOS F ETを用いたCM
OSインバータの基本回路図である。pMO3FETI
、nMO3FET2の両ゲー1一端子には入力端子VI
Nが接続され、pMO3FET1のソース端子には電源
電圧Vccが接続され、n M 03FE72のソース
端子にはアース電位が接続され、pMO3FE、i”l
とnMO3FET2の両ドレイン端子を接続すると共に
出力端子■ゆが接続されている。
同図に於いて、このインバータ回路の動作は、入力端子
■、Nに“H″信号正電位)が加えられた場合、nMo
、5FET2がON状態、pMO3FETIがOFF状
態となるので出力端子■つ、にアー入電位力5出力され
、逆に入力端子v +Hに“L”信号(零電位)が加え
られた場合、nMO3FETと9MO3FETが前述の
状態と逆すなわち9MO3FET1がON状態、n M
OS F E T 2がOFF状態となり出力端子V
。uTば略電源電圧Vccとなる。前述の入力信号(H
,L)に対して一方のM OS F E Tが必ずOF
Fとなっているので、定常状態でVCCから1妾地へ流
れる電流はOFFとなっているM OS F E ′r
のソース・ドレイン間に流れるリーク電流だりである。
■、Nに“H″信号正電位)が加えられた場合、nMo
、5FET2がON状態、pMO3FETIがOFF状
態となるので出力端子■つ、にアー入電位力5出力され
、逆に入力端子v +Hに“L”信号(零電位)が加え
られた場合、nMO3FETと9MO3FETが前述の
状態と逆すなわち9MO3FET1がON状態、n M
OS F E T 2がOFF状態となり出力端子V
。uTば略電源電圧Vccとなる。前述の入力信号(H
,L)に対して一方のM OS F E Tが必ずOF
Fとなっているので、定常状態でVCCから1妾地へ流
れる電流はOFFとなっているM OS F E ′r
のソース・ドレイン間に流れるリーク電流だりである。
従って、この0MO3は動作周波数ずなわらスイッチン
グ周波数で決まる低消費電力素子である。
グ周波数で決まる低消費電力素子である。
第2図は第1図に於けるC M OS−(ンバータ回路
の入力電圧■1Nと出力電圧■9を示すグラフである。
の入力電圧■1Nと出力電圧■9を示すグラフである。
同図に於いて、0M03回路に於ける闇値電圧Vt11
は電源電圧Vccの略1/2であることが解る。
は電源電圧Vccの略1/2であることが解る。
第3図は電源電圧Vccに対する前述CMO3の闇値電
圧vthの変化を示すグラフである。同図に於いて、こ
のCMO5の闇値電圧vthは電源電圧Vccと比例し
ていることが解る。
圧vthの変化を示すグラフである。同図に於いて、こ
のCMO5の闇値電圧vthは電源電圧Vccと比例し
ていることが解る。
従って、例えば電源電圧Vccを5vとした場合、閾値
電圧vthは略2,5■となる。すなわち前述したよう
に0M03回路はその低消費電力の特徴が生かされて、
高集積化例えばメモリや複雑な論理回路のICとに使用
されている。
電圧vthは略2,5■となる。すなわち前述したよう
に0M03回路はその低消費電力の特徴が生かされて、
高集積化例えばメモリや複雑な論理回路のICとに使用
されている。
(3)従来技術の問題点
0M03回路は前述のように低消費電力化の特徴によっ
て多用されているが、その論理レベルの闇値が電源電圧
Vccの略1/2であることによって例えばTTLレベ
ル等の入力論理レベルが異なるものに接続される場合に
は、そのレベルに対応するように設計時に考慮しなけれ
ばならなかった。
て多用されているが、その論理レベルの闇値が電源電圧
Vccの略1/2であることによって例えばTTLレベ
ル等の入力論理レベルが異なるものに接続される場合に
は、そのレベルに対応するように設計時に考慮しなけれ
ばならなかった。
例えば前述のTTLレヘレベ場合には信号線にプルアッ
プ抵抗を付加したり、レベル変換用のバッファ回路を挿
入したりする必要があった。そのため、設針者の労力、
回路増加、コストアンプ等の問題を有していた。
プ抵抗を付加したり、レベル変換用のバッファ回路を挿
入したりする必要があった。そのため、設針者の労力、
回路増加、コストアンプ等の問題を有していた。
(4)発明の目的
本発明は上記従来の欠点に鑑み、低消費電力の特徴を生
かl<TT Lレベル等の信号に対しても動作する構成
簡単な0M03回路を実現した半導体集積回路を提供す
ることを目的とする。
かl<TT Lレベル等の信号に対しても動作する構成
簡単な0M03回路を実現した半導体集積回路を提供す
ることを目的とする。
(5)発明の構成
本発明の特徴とするところは外部からの信号入力段を負
荷素子とnチャンネルMO3)ランジスタとを直列接続
してなるインバータで構成し、その他の部分を0M03
回路で構成したことを特徴とする半導体集積回路 (6)発明の実施例 以下、本発明の実施例を用いて詳細に説明する。
荷素子とnチャンネルMO3)ランジスタとを直列接続
してなるインバータで構成し、その他の部分を0M03
回路で構成したことを特徴とする半導体集積回路 (6)発明の実施例 以下、本発明の実施例を用いて詳細に説明する。
ff14図はnチャンネルエンハンスメント・ディプリ
ルジョン形MO3FET(以下n E / D形M○S
FE’T)のインバータ基本回路図である。
ルジョン形MO3FET(以下n E / D形M○S
FE’T)のインバータ基本回路図である。
同図に於いて、flディプリーションMO3FET3の
ゲート端子はソース端子に接続し、ドレイン端子は電源
電圧Vccに接続されている。nエンハンスメントMO
3FET4のゲート端子には入力端子■1Nが接続され
、ソース端子はアース電位が接続されドレイン端子は、
nディプリー257MO3FET3のソース端子が接続
されている。
ゲート端子はソース端子に接続し、ドレイン端子は電源
電圧Vccに接続されている。nエンハンスメントMO
3FET4のゲート端子には入力端子■1Nが接続され
、ソース端子はアース電位が接続されドレイン端子は、
nディプリー257MO3FET3のソース端子が接続
されている。
更に、出力端子V。U□はnディプリー952MO5F
ET3のソース端子に接続している。 このnE/D形
MOSインバータは常時nディプリーションMO3FE
T3がON状態となり、出力端子V ourをハイレベ
ルずなわち電源電圧にするように動作する。しかしなが
ら、このnディプリー257MO3FET3は高抵抗の
負荷素子とし”ζ(りjき。
ET3のソース端子に接続している。 このnE/D形
MOSインバータは常時nディプリーションMO3FE
T3がON状態となり、出力端子V ourをハイレベ
ルずなわち電源電圧にするように動作する。しかしなが
ら、このnディプリー257MO3FET3は高抵抗の
負荷素子とし”ζ(りjき。
入力端子■INに“H”信号(正電位)が加えられた場
合には、nエンハンスメントMO3FETが完全なるO
N状態となり出力端子V。LITに略アース電位が出力
される。すなわち、nディプリー257MO3FET3
は定電流負荷として動作している。そして逆に入力端子
V 、、に“L”信号(零電位)が加えられた場合、n
エンハンスメントMO3FET4がOFF状態となり出
力端子Vヶに略電源電圧Vccが出力される。
合には、nエンハンスメントMO3FETが完全なるO
N状態となり出力端子V。LITに略アース電位が出力
される。すなわち、nディプリー257MO3FET3
は定電流負荷として動作している。そして逆に入力端子
V 、、に“L”信号(零電位)が加えられた場合、n
エンハンスメントMO3FET4がOFF状態となり出
力端子Vヶに略電源電圧Vccが出力される。
第5図はn E / D形MOSインバータ回路の電源
電圧Vccの変化に対する閾値電圧vthの変動を示す
グラフである。
電圧Vccの変化に対する閾値電圧vthの変動を示す
グラフである。
同図に於し〕で、このnE/D形MOSインバータ回路
は電源電圧Vccの変化に対して闇値電圧■thがほと
んど変化しない事が解る。すなわぢ、0M03回路は闇
値電圧vthが電源電圧Vccに依存していたが、n
E/D形MO3回路は闇値電圧VthがMO3FET4
のしきい値で決定され、電潟1電圧Vccに依存しない
という特性を持っている。
は電源電圧Vccの変化に対して闇値電圧■thがほと
んど変化しない事が解る。すなわぢ、0M03回路は闇
値電圧vthが電源電圧Vccに依存していたが、n
E/D形MO3回路は闇値電圧VthがMO3FET4
のしきい値で決定され、電潟1電圧Vccに依存しない
という特性を持っている。
第6図は本発明の実施例の0M03回路の構成図である
。
。
同図に於いて、インバータのc rv’r o s回路
の入力端子に第4図のn E / D形MOSインバー
タの出力端子を接続した回路構成となっている。ずなわ
ら人力醋1子■iblに11ハンスメントM OS F
ET6のゲートが接続されている。そしてnハンスメ
ン)MO3FIuT6のソースは接地されている。
の入力端子に第4図のn E / D形MOSインバー
タの出力端子を接続した回路構成となっている。ずなわ
ら人力醋1子■iblに11ハンスメントM OS F
ET6のゲートが接続されている。そしてnハンスメ
ン)MO3FIuT6のソースは接地されている。
電源Vccにトレインが接続されている。nディプレー
957MO3FET5のゲートとソースはnハンスメン
トM OS FE T 60ドレインに接続されている
。 ソースが電源Vccに接続されているpエンハンス
メントM OS +′?B T7とソースが接続されて
いるnエバンスメンl−M OS F E T 8のゲ
ート並びにドレインはそれぞれ接続されており。
957MO3FET5のゲートとソースはnハンスメン
トM OS FE T 60ドレインに接続されている
。 ソースが電源Vccに接続されているpエンハンス
メントM OS +′?B T7とソースが接続されて
いるnエバンスメンl−M OS F E T 8のゲ
ート並びにドレインはそれぞれ接続されており。
ゲートには前述したnエンハンスメンI−M OS F
E T 6のドレインが加わる。そして共通に接続され
たドレインは出力端子に出力される。同図に於いて、入
力段のnチャンネルディプリー952MO3FET5ば
定電流負荷となっており常にON状R(normall
y ON )である。入力信号が入力するnチャンネル
エンハンスメン1−M03FET6はゲート端子に高電
位じI(゛レベル)が入力するとドレイン−ソース間に
電流が流れ導通状態となり、ドレインは”L″レヘルな
る。一方ゲート端子に低電位じL″レベルが入力すると
ドレイン−ソース間にチャンネルが出来ない為遮断状態
となりドレインは1トビレヘルとなる。
E T 6のドレインが加わる。そして共通に接続され
たドレインは出力端子に出力される。同図に於いて、入
力段のnチャンネルディプリー952MO3FET5ば
定電流負荷となっており常にON状R(normall
y ON )である。入力信号が入力するnチャンネル
エンハンスメン1−M03FET6はゲート端子に高電
位じI(゛レベル)が入力するとドレイン−ソース間に
電流が流れ導通状態となり、ドレインは”L″レヘルな
る。一方ゲート端子に低電位じL″レベルが入力すると
ドレイン−ソース間にチャンネルが出来ない為遮断状態
となりドレインは1トビレヘルとなる。
その結果入力が11”レベルの時にはnチャンネルエン
ハ:71771MO3FET6のトレインが接続されて
いるpエンハンスメントM OS I? ET7とnエ
ンハンスメン1MOS F ET 8のゲートには”L
”レベルが加わり、それによって、pエンハンス/ント
MO3FBT7はオン、nエンハンスメントMO3FE
T8はオフとなって、結果的には出力には、pエンハン
スメン1−M03FET7を介して電源電圧Vccが出
力される。一方、入力が“L”レベルの時には前述の動
作は全く逆となり、pエンハンスメン1MO3FET?
、!:nエンハンスメンl−M OS F ET 8の
ゲートには“11″レベルカ加わり、pエンハンスメン
I−MO3FET7はオフ、nエンハンスメントMO3
FET8はオンとなって出力にはアース電位すなわち”
L”レベルが出力される。
ハ:71771MO3FET6のトレインが接続されて
いるpエンハンスメントM OS I? ET7とnエ
ンハンスメン1MOS F ET 8のゲートには”L
”レベルが加わり、それによって、pエンハンス/ント
MO3FBT7はオン、nエンハンスメントMO3FE
T8はオフとなって、結果的には出力には、pエンハン
スメン1−M03FET7を介して電源電圧Vccが出
力される。一方、入力が“L”レベルの時には前述の動
作は全く逆となり、pエンハンスメン1MO3FET?
、!:nエンハンスメンl−M OS F ET 8の
ゲートには“11″レベルカ加わり、pエンハンスメン
I−MO3FET7はオフ、nエンハンスメントMO3
FET8はオンとなって出力にはアース電位すなわち”
L”レベルが出力される。
前述の入力段のnチャンネルエンハンスメントMO3F
E’l’6並びにnディプリー937MO3FET5よ
り成る回路ずなわぢn E / D形MOSインバータ
の闇値電圧Vccは製造段階で所定の電圧にできるので
、闇値が電源電圧に依存しないCMO3論理回路を得る
ことができる。 TTLレベルの信号は“■1”の場合
出力が略2.4〜5v、” L″の場合の出力が略0〜
0.4vとなる範囲に入っている。従ってi” T L
レベルのL″、′I(”信号が入力しても本発明の実施
例の0M03回路の闇値電圧で十分に識別できることと
なる。このTTLの電源電圧変動は例えば5v±5%の
範囲が許されている。この時0M03回路にも同じ電源
電圧を使用している場合には同様に電源電圧Vccも変
動する。従来の0MO5ではこの変動で闇値電圧が変化
してしまっていたが、第4図のnE/D形M OSイン
バータの第5図で示した闇値電圧vth力j力源電源電
圧に依存しないとし1う特性を生かすことにより、本発
明の一実施例のCMOS回路は電源電圧5V±5%内の
変動にも対応できる。
E’l’6並びにnディプリー937MO3FET5よ
り成る回路ずなわぢn E / D形MOSインバータ
の闇値電圧Vccは製造段階で所定の電圧にできるので
、闇値が電源電圧に依存しないCMO3論理回路を得る
ことができる。 TTLレベルの信号は“■1”の場合
出力が略2.4〜5v、” L″の場合の出力が略0〜
0.4vとなる範囲に入っている。従ってi” T L
レベルのL″、′I(”信号が入力しても本発明の実施
例の0M03回路の闇値電圧で十分に識別できることと
なる。このTTLの電源電圧変動は例えば5v±5%の
範囲が許されている。この時0M03回路にも同じ電源
電圧を使用している場合には同様に電源電圧Vccも変
動する。従来の0MO5ではこの変動で闇値電圧が変化
してしまっていたが、第4図のnE/D形M OSイン
バータの第5図で示した闇値電圧vth力j力源電源電
圧に依存しないとし1う特性を生かすことにより、本発
明の一実施例のCMOS回路は電源電圧5V±5%内の
変動にも対応できる。
第7図は本発明の他の実施例の回路構成図である。入力
INK、IN2はソースが接地されたnエンハンスメン
トMO3FETIO212のゲートに接続されている。
INK、IN2はソースが接地されたnエンハンスメン
トMO3FETIO212のゲートに接続されている。
そしてnエンハンスメントMO3FETIO112のド
レインはゲートがソースに接続されたnディプリー93
7MO5FET9.11を介ルて電源に接続されている
。これらnエンハンスメントMO3FETIO112と
nディブリー、ジョンMO3FET9.11は前述した
第4図に示ずn E / D形MOSインノ\−夕の構
成となっている。そしてnエン/”tンスメンI−MO
5FETIOのドレインばnエンノ\ンスメンI・MO
3FET15のゲートとpエンノ\ンス、メントMO3
’FBT14のゲートに接続されてし)る。rlエバン
スメン1−M03FET12のトレインはnエンハンス
メン1−M03FET16のゲートとpエンハンスメン
トMO3FET13のゲートに接続さている。pエンハ
ンスメントMO5FETI3.14のソースは電源に接
続されており、そのドレインは共通に接続されてnエン
ハンスメントMOS F ETのドレインに加わる。
レインはゲートがソースに接続されたnディプリー93
7MO5FET9.11を介ルて電源に接続されている
。これらnエンハンスメントMO3FETIO112と
nディブリー、ジョンMO3FET9.11は前述した
第4図に示ずn E / D形MOSインノ\−夕の構
成となっている。そしてnエン/”tンスメンI−MO
5FETIOのドレインばnエンノ\ンスメンI・MO
3FET15のゲートとpエンノ\ンス、メントMO3
’FBT14のゲートに接続されてし)る。rlエバン
スメン1−M03FET12のトレインはnエンハンス
メン1−M03FET16のゲートとpエンハンスメン
トMO3FET13のゲートに接続さている。pエンハ
ンスメントMO5FETI3.14のソースは電源に接
続されており、そのドレインは共通に接続されてnエン
ハンスメントMOS F ETのドレインに加わる。
nエンハンスメントMO3FET15のソースはnエン
ハンスメツ1MO3FET16を介して接地されている
。そしてnエンハンスメントMO3FET15のドレイ
ンは出力端子OU Tに接続されている。
ハンスメツ1MO3FET16を介して接地されている
。そしてnエンハンスメントMO3FET15のドレイ
ンは出力端子OU Tに接続されている。
pエンハンスメントMO3FET13.14並びにnエ
ンハンスメンI・M OS F E T 15.16は
N A N D if!理を構成しており、a、b点に
おける論理レベルが共に“II″レベルの時にのみその
出力が“L”レベルとなる構成となっている。すなわち
a、b点のレベルが共に“II”レベルの時にのみnエ
ンハンスメントMO3FET15.16がオンとなり、
出力端子OU i”はnエンハンスメントMO3FET
15.16を介して接地電位となる。尚この時pエンハ
ンスメントMO3FET]3.14はオフとなっている
。それ以外の時にはnエンハンスメントMO3FET1
5.16の一方あるいは両方がオフとなり、出力端子O
UTは接続電位から切りはなされる。さらにこの時pエ
ンハンスメントMO3FET13.14の一方あるいは
両方がオンとなるので出力端子OUTは電源電圧Vcc
すなわわちI(”レベルとる。
ンハンスメンI・M OS F E T 15.16は
N A N D if!理を構成しており、a、b点に
おける論理レベルが共に“II″レベルの時にのみその
出力が“L”レベルとなる構成となっている。すなわち
a、b点のレベルが共に“II”レベルの時にのみnエ
ンハンスメントMO3FET15.16がオンとなり、
出力端子OU i”はnエンハンスメントMO3FET
15.16を介して接地電位となる。尚この時pエンハ
ンスメントMO3FET]3.14はオフとなっている
。それ以外の時にはnエンハンスメントMO3FET1
5.16の一方あるいは両方がオフとなり、出力端子O
UTは接続電位から切りはなされる。さらにこの時pエ
ンハンスメントMO3FET13.14の一方あるいは
両方がオンとなるので出力端子OUTは電源電圧Vcc
すなわわちI(”レベルとる。
入力INIに対する点aのレベル並びに入力IN2に対
する点すのレベルは第4図で明確なように逆論理となっ
ている。すなわち、第7図における本発明の実施例では
入力IN+’、+N2に対する出力0’UTはOR論理
となる。第7図に示した本発明の他の害施例においても
入力段に第4図に示した回路を用いているので電源電圧
Vccによる闇値の変化はほとんどなく、さらにその闇
値をTTLレベルに合わせることによって、TTLレベ
ルを入力することが可能な0M03回路を得ることが可
能となる。
する点すのレベルは第4図で明確なように逆論理となっ
ている。すなわち、第7図における本発明の実施例では
入力IN+’、+N2に対する出力0’UTはOR論理
となる。第7図に示した本発明の他の害施例においても
入力段に第4図に示した回路を用いているので電源電圧
Vccによる闇値の変化はほとんどなく、さらにその闇
値をTTLレベルに合わせることによって、TTLレベ
ルを入力することが可能な0M03回路を得ることが可
能となる。
本発明の実施例では、全体的な論理としてバッファ回路
並びにオア回路を用いて説明したが、これはさらに複雑
な論理の0M03回路でも可能である。
並びにオア回路を用いて説明したが、これはさらに複雑
な論理の0M03回路でも可能である。
(7)発明の効果
以上、詳細に説明したように、本発明によれば0MO3
の入力段に電源電圧■(、しに対して闇値電圧Vtbが
変動し難いn IE / D形MO3を用いているので
、TTLICと0MO3I(41接続にはバッファ、プ
ルアップ抵抗等の余11な回路を必要とせず、また設n
I者の労力の軽減、コスト面から有用な効果を発生ずる
。更にICの人力段にnB/D形MO3を使用するだけ
で他の部分は0MO3である為に、十分に0MO3の集
積化、低消費電力等の特性を生かす効果を有している。
の入力段に電源電圧■(、しに対して闇値電圧Vtbが
変動し難いn IE / D形MO3を用いているので
、TTLICと0MO3I(41接続にはバッファ、プ
ルアップ抵抗等の余11な回路を必要とせず、また設n
I者の労力の軽減、コスト面から有用な効果を発生ずる
。更にICの人力段にnB/D形MO3を使用するだけ
で他の部分は0MO3である為に、十分に0MO3の集
積化、低消費電力等の特性を生かす効果を有している。
第1図はCMOSインパークの基本回路図、第2図はC
MOSインバータの入力電圧と出力電圧を表わすグラフ
、第3図は0MO3I Cの電源電圧と闇値電圧を表わ
すグラフ、第4図はnチャンネルのE/D形MOSイン
パーク回路図、第5図は第4図回路の電源電圧と闇値電
圧vthを表わすグラフ、第6図は本2発明の一実施例
の回路構成図。 第7図は本発明の他の実施例の回路構成図である。 3.5.9.11・・・nディプリー997MO3FE
T 4.6.8.10.12.15.16・・・nエン
ハンス171M OS F E T7.13.14・・
・PエンハンスメントMO3ET 第1図 第2図 第3図 第4図 第5図 第6図 第7図
MOSインバータの入力電圧と出力電圧を表わすグラフ
、第3図は0MO3I Cの電源電圧と闇値電圧を表わ
すグラフ、第4図はnチャンネルのE/D形MOSイン
パーク回路図、第5図は第4図回路の電源電圧と闇値電
圧vthを表わすグラフ、第6図は本2発明の一実施例
の回路構成図。 第7図は本発明の他の実施例の回路構成図である。 3.5.9.11・・・nディプリー997MO3FE
T 4.6.8.10.12.15.16・・・nエン
ハンス171M OS F E T7.13.14・・
・PエンハンスメントMO3ET 第1図 第2図 第3図 第4図 第5図 第6図 第7図
Claims (1)
- (1)外部からの信号入力段を負荷素子とnチャンネル
MO3)ランジスタとを直列接続してなるインバータで
構成し、その他の部分を0M03回路で構成したごとを
特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58133703A JPS6025323A (ja) | 1983-07-22 | 1983-07-22 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58133703A JPS6025323A (ja) | 1983-07-22 | 1983-07-22 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6025323A true JPS6025323A (ja) | 1985-02-08 |
Family
ID=15110911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58133703A Pending JPS6025323A (ja) | 1983-07-22 | 1983-07-22 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6025323A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4922140A (en) * | 1988-03-31 | 1990-05-01 | Deutsche Itt Industries Gmbh | CMOS/NMOS integrated circuit with supply voltage delay variation compensation |
EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
CN1057307C (zh) * | 1997-05-16 | 2000-10-11 | 中国石油化工总公司 | 加氢石油树脂的制备方法 |
-
1983
- 1983-07-22 JP JP58133703A patent/JPS6025323A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4922140A (en) * | 1988-03-31 | 1990-05-01 | Deutsche Itt Industries Gmbh | CMOS/NMOS integrated circuit with supply voltage delay variation compensation |
EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
CN1057307C (zh) * | 1997-05-16 | 2000-10-11 | 中国石油化工总公司 | 加氢石油树脂的制备方法 |
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