JPH0369210A - Level shifter circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレベルシフター回路に関し、特に0MOSトラ
ンジスタを用いたレベルシフター回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a level shifter circuit, and particularly to a level shifter circuit using 0MOS transistors.
従来、かかるレベルシフター回路はPチャネル型MOS
トランジスタおよびNチャネル型MOSトランジスタか
らなるインバータ等で構成している。Conventionally, such level shifter circuits are P-channel type MOS
It is composed of transistors, inverters made of N-channel MOS transistors, and the like.
第5図はかかる従来の一例を示すレベルシフター回路図
である。FIG. 5 is a level shifter circuit diagram showing an example of such a conventional device.
第5図に示すように、従来のレベルシフターは主にアナ
ログスイッチ等に使用され、スイッチ間を通過する信号
の振幅よりも小さな振幅のコントロール信号によりその
アナログスイッチを制御している。第5図においては、
VDD vss間に接続された一つのインバータ1と
、二つのPチャネル型MOSトランジスタP7.P8と
、二つのNチャネル型MOS)ランジスタN7.N8と
で構成されている。すなわち、MOS)ランジスタP7
とN7のドレイン側をそれぞれ接続し、P7のソース側
をVCCに且つN7のソース側をVssにそれぞれ接続
する。更に、MOS)ランジスタP8とN8のドレイン
側もそれぞれ接続し、P8のソース側をV。0に且つN
7のソース側をVSSにそれぞれ接続する。一方、MO
S)ランジスタP7のゲートをMOS)ランジスタP8
とN8のドレイン側に接続し且つP8のゲートをP7と
N7のドレイン側に接続するとともに、N8のゲートに
vDD、vssを電源とするインバータ1 (VDI
)<VCC)の出力を接続し、N7のゲートおよびイン
バータ1の入力に入力端子INを接続し且つP8とN8
のドレイン側を出力端子OUTに接続する。As shown in FIG. 5, the conventional level shifter is mainly used for analog switches and the like, and the analog switches are controlled by a control signal having an amplitude smaller than the amplitude of the signal passing between the switches. In Figure 5,
One inverter 1 connected between VDD vss and two P-channel MOS transistors P7. P8 and two N-channel type MOS) transistors N7. It is composed of N8. That is, MOS) transistor P7
and N7 are connected to each other, the source side of P7 is connected to VCC, and the source side of N7 is connected to Vss. Furthermore, the drain sides of MOS transistors P8 and N8 are also connected, and the source side of P8 is connected to V. 0 and N
Connect the source sides of 7 to VSS, respectively. On the other hand, M.O.
S) MOS transistor P7 gate
and the drain side of N8, and the gate of P8 is connected to the drain side of P7 and N7, and the inverter 1 (VDI
)<VCC), connect the input terminal IN to the gate of N7 and the input of inverter 1, and connect the output of P8 and N8.
Connect the drain side of the terminal to the output terminal OUT.
かかるレベルシフター回路の動作は電源VDDVSSの
振幅をVCC−Vssの振幅(VDD<VCC)になる
ように、その論理振幅を拡大する。The operation of such a level shifter circuit expands the logic amplitude of the power supply VDDVSS so that it becomes the amplitude of VCC-Vss (VDD<VCC).
上述した従来のレベルシフター回路は、MOSトランジ
スタP7のチャネル幅とP8のチャネル幅に比べN7の
チャネル幅とN8のチャネル幅を十分に大きな値にしな
ければならない。In the conventional level shifter circuit described above, the channel widths of N7 and N8 must be made sufficiently larger than the channel widths of MOS transistors P7 and P8.
それは、例えば、入力に電源V33からVDりへの立上
りの信号が入ったときに、N7がONしてP8のゲート
電位が低くなることにより、P8がONL始める。また
同時に、N8がOFF’する(■の状態)ことからP7
のゲート電位が高くなってOFF状態へ移行するため、
より一層P8のゲート電位が低くなりON側へ移行し、
したがって最終的に出力がVCCレベルになる。このと
き、P7のチャネル幅Wの値が大きいと、■の状態では
未だP7がON状態であるので、N7のドレイン側がV
B8レベルになりづらく、出力からVCCの信号を出す
のに時間がかかるという問題がある。For example, when a rising signal from the power supply V33 to VD is input to the input, N7 turns on and the gate potential of P8 becomes low, so that P8 starts to turn ON. At the same time, since N8 turns OFF' (state of ■), P7
Since the gate potential of becomes high and shifts to the OFF state,
The gate potential of P8 becomes even lower and shifts to the ON side,
Therefore, the output finally becomes VCC level. At this time, if the value of the channel width W of P7 is large, P7 is still in the ON state in the state of ■, so the drain side of N7 is V
There is a problem that it is difficult to reach the B8 level and it takes time to output the VCC signal from the output.
また一方、VDDからVSSへの立ち下りの信号が入っ
たときは、N8がONしてP7のゲート電位が低くなる
ことにより、P7が0.NL始め且つN7がOFFする
(■の状態)ことから、P8のゲート電位が高くなって
OFF状態へ移行するため、より一層P7のゲート電位
が低くなりON側へ移行し、したがって最終的に出力が
v、8レベルになる。このとき、P8のチャネル幅が大
きいと、■の状態ではP8がON状態であるため、出力
がVSSレベルになるのに時間がかかるという問題があ
る。On the other hand, when a falling signal from VDD to VSS is input, N8 turns on and the gate potential of P7 becomes low, so that P7 becomes 0. Since NL begins and N7 turns OFF (state ■), the gate potential of P8 becomes high and shifts to the OFF state, so the gate potential of P7 becomes even lower and shifts to the ON side, so the final output becomes v, level 8. At this time, if the channel width of P8 is large, there is a problem that it takes time for the output to reach the VSS level because P8 is in the ON state in the state (2).
以上のようなことから、P7およびP8に比べN7およ
びN8のチャネル幅を十分大きくしないといけないので
素子の面積が大きくなり、N7およびN8のチャネル幅
のバランスをとるのが設計上困難になるという欠点があ
る。From the above, it is necessary to make the channel widths of N7 and N8 sufficiently larger than those of P7 and P8, which increases the area of the device and makes it difficult to balance the channel widths of N7 and N8 in terms of design. There are drawbacks.
本発明の目的は、かかる問題を解消して素子が小さく且
つ設計容易なレベルシフター回路を提供することにある
。An object of the present invention is to solve such problems and provide a level shifter circuit with small elements and easy design.
本発明のレベルシフター回路は、一対の開閉端子および
制御端子を有し且つ前記制御端子に所定レベルの信号を
入力したとき前記開閉端子が開閉するスイッチと、一方
向にのみ電流の流れる素子の入力をPチャネル型MOS
トランジスタのドレイン側に接続し且つその出力をNチ
ャネル型MOSトランジスタのドレイン側に接続すると
ともに、その接続点を出力とし且つV、ゎ−VSS間に
接続された第一のインバータと、入力信号を反転して出
力を出すv cc −v ss間もしくはVDD−VD
D1間に接続された第二のインバータとを有し、前記第
一のインバータのゲートを入力端子とし且つその出力が
前記第二のインバータのゲートおよび前記スイッチの一
方の開閉端子に接続される一方、他方の開閉端子なV。The level shifter circuit of the present invention includes a switch that has a pair of opening/closing terminals and a control terminal, and the opening/closing terminal opens and closes when a signal of a predetermined level is input to the control terminal, and an input element that allows current to flow in only one direction. P channel type MOS
A first inverter is connected to the drain side of the transistor, and its output is connected to the drain side of the N-channel MOS transistor, and the connection point is the output, and the input signal is connected to the first inverter connected between V and -VSS. Invert and output between v cc and v ss or VDD and VD
a second inverter connected between D1 and D1, the gate of the first inverter is an input terminal, and the output thereof is connected to the gate of the second inverter and one opening/closing terminal of the switch. , the other opening/closing terminal V.
。もしくはvoに接続し且つ前記第二のインバータの出
力および前記スイッチの制御端子を出力端とし、前記V
DD−VDD振幅を前記Vcc Vss振幅(V D
D < V cc )もしくはVDI)−vl+!1振
@(Vss>Vxm)にするように構成される。. or connect to vo and use the output of the second inverter and the control terminal of the switch as output terminals, and
The DD-VDD amplitude is expressed as the Vcc Vss amplitude (V D
D < V cc ) or VDI) - vl+! It is configured to make one swing @(Vss>Vxm).
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の第一の実施例を説明するためのレベル
シフター回路のブロック構成図である。FIG. 1 is a block diagram of a level shifter circuit for explaining a first embodiment of the present invention.
第1図に示すように、本実施例は一対の開閉端子および
制御端子を有し且つこの制御端子にL(あるいはH)信
号が入力したとき、先の開閉端子が開(あるいは閉)と
なるスイッチ2を有している。また、本実施例では入力
端子INから供給される入力信号を反転して出力すると
共に、出力側から電源VDD側への電流の流入を阻止す
る機能を有し且つ電源Vf1.)−V、s間に接続され
た第一のインバータ1と、この第一のインバータ1から
の入力信号を反転して出力すると共に、電源VCC−V
SS間に接続された第二のインバータ3とを有している
。しかも、第一のインバータ1の出力は第二のインバー
タ3の入力およびスイッチ2の一方の開閉端子に接続さ
れ且つ他方の開閉端子が電源vo。に接続されるととも
に、第二のインバータ3の出力およびスイッチ2の制御
端子を出力端子OUTに接続して構成される。As shown in FIG. 1, this embodiment has a pair of opening/closing terminals and a control terminal, and when an L (or H) signal is input to this control terminal, the previous opening/closing terminal opens (or closes). It has a switch 2. Further, in this embodiment, the input signal supplied from the input terminal IN is inverted and outputted, and the power supply Vf1. )-V and s, and the input signal from this first inverter 1 is inverted and outputted, and the power supply VCC-V
It has a second inverter 3 connected between SS. Moreover, the output of the first inverter 1 is connected to the input of the second inverter 3 and one switching terminal of the switch 2, and the other switching terminal is connected to the power supply vo. The output terminal of the second inverter 3 and the control terminal of the switch 2 are connected to the output terminal OUT.
第2図は第1図に示すブロック構成を具体化した回路図
である。FIG. 2 is a circuit diagram embodying the block configuration shown in FIG. 1.
第2図に示すように、第一のインバータ1.スイッチ2
および第二のインバータ3を構成するP1〜P4はPチ
ャネル型MOSトランジスタ、N1、N2はNチャネル
型MOSトランジスタ、A点はP2.P4.Nlのドレ
イン側およびP3゜N2のゲートの接続点を表わし、ま
たB点はインバータ1におけるPlとP2のドレイン側
の接続点を示す。かかるレベルシフター回路の入力端子
INにVゆレベルの信号を入力したとき、PlがOFF
’、NlがONとなるので、接続点AがVS9レベルと
なる。従って、P3がON、N2がOFFとなって出力
端子OUTはV cc (V DD < V cc )
レベルになる。このときP4はOFFとなる。As shown in FIG. 2, the first inverter 1. switch 2
P1 to P4 constituting the second inverter 3 are P-channel MOS transistors, N1 and N2 are N-channel MOS transistors, and point A is P2. P4. Point B represents the connection point between the drain side of Nl and the gate of P3°N2, and point B represents the connection point between Pl and P2 in the inverter 1 on the drain side. When a signal of V level is input to the input terminal IN of such a level shifter circuit, Pl turns OFF.
', Nl is turned ON, so the connection point A becomes the VS9 level. Therefore, P3 is ON, N2 is OFF, and the output terminal OUT is V cc (V DD < V cc )
become the level. At this time, P4 is turned OFF.
次に入力端子INにVSSレベルの信号が入力したとき
、PlがON、NlがOFFとなる。しかるに、ダイオ
ードと等価なP2は接続点Bから接続点Aに対して順方
向であるため、接続点AはVDDレベルに近くなる。す
なわち、v、Dからダイオードと等価なP2のVア分を
差し引いた電位だけ低くなる。従って、N2がONとな
るが、P3は完全にOFF状態でないため、出力端子O
UTは完全なVSSレベルとはならない。それ故、出力
が低くなることから、P4がON状態となり、接続点A
はV。Cレベルになる。これにより、P3が完全にOF
Fして、出力は完全なVSSレベルになる。Next, when a VSS level signal is input to the input terminal IN, Pl is turned on and Nl is turned off. However, since P2, which is equivalent to a diode, is in the forward direction from connection point B to connection point A, connection point A becomes close to the VDD level. That is, the potential is lowered by the potential obtained by subtracting the V of P2, which is equivalent to a diode, from v and D. Therefore, N2 is turned ON, but since P3 is not completely OFF, the output terminal O
UT will not be at perfect VSS level. Therefore, since the output becomes low, P4 becomes ON state, and connection point A
is V. Become C level. As a result, P3 is completely OF
F, the output will be at full VSS level.
このとき、接続点AがvDnより高いレベルになるため
、PI、Nlのみで構成されたインバータであれば接続
点AからVDD側に電流が流れ込んでしまうが、ダイオ
ードと等価なP2を挿入して逆バイアス状態としている
ため、接続点Aからvgx側に電流は流れ込まない。At this time, since connection point A is at a higher level than vDn, if the inverter is made up of only PI and Nl, current will flow from connection point A to the VDD side, but if P2, which is equivalent to a diode, is inserted. Since it is in a reverse bias state, no current flows from the connection point A to the vgx side.
第3図は本発明の第二の実施例を説明するためのレベル
シフター回路のブロック図である。FIG. 3 is a block diagram of a level shifter circuit for explaining a second embodiment of the present invention.
第3図に示すように、本実施例は前述した第一の実施例
(第1図)と比較すると、スイッチ2に供給する電源を
■。0からVEXとし、しかもインバータ3に供給する
電源をV。。−VSSからVDD−Vlmとした回路で
ある。インバータ1については同様である。As shown in FIG. 3, in comparison with the first embodiment (FIG. 1) described above, the power supply to the switch 2 is reduced in this embodiment. 0 to VEX, and the power supply to the inverter 3 is V. . -VSS to VDD-Vlm. The same applies to inverter 1.
本実施例は一対の開閉端子および制御端子を有し且つこ
の制御端子にH(あるいはL)の信号が入力したとき、
開閉端子を開(あるいは閉)とするスイッチ2と、Nチ
ャネル型MOSトランジスタのドレイン側に一方向にの
み電流の流れる素子の入力を接続し且つその出力なPチ
ャネル型MOSトランジスタのドレイン側に接続すると
ともに、その接続点を出力とし且つVDD V38間
に接続された第一のインバータlと、入力信号を反転し
て出力し且つVDD−vgx間に接続された第二のイン
バータ3とを有し、第一のインバータ1のゲートを入力
端子INとし、その出力が第二のインバータ3のゲート
とスイッチの一方の開閉端子に接続され、他方の開閉端
子をvgxに接続するとともに、第二のインバータ3の
出力およびスイッチ2の制御端子を出力端子OUTに接
続して構成される。This embodiment has a pair of opening/closing terminals and a control terminal, and when an H (or L) signal is input to this control terminal,
A switch 2 that opens (or closes) the opening/closing terminal, and the input of an element through which current flows only in one direction is connected to the drain side of the N-channel MOS transistor, and the output is connected to the drain side of the P-channel MOS transistor. At the same time, it has a first inverter 1 which outputs the connection point and is connected between VDD and V38, and a second inverter 3 which inverts the input signal and outputs it and is connected between VDD and vgx. , the gate of the first inverter 1 is set as an input terminal IN, its output is connected to the gate of the second inverter 3 and one switching terminal of the switch, and the other switching terminal is connected to vgx, The output of switch 3 and the control terminal of switch 2 are connected to the output terminal OUT.
第4図は第3図に示すブロック構成を具体化した回路図
である。FIG. 4 is a circuit diagram embodying the block configuration shown in FIG. 3.
第4図に示すように、本実施例はインバータl、スイッ
チ2およびインバータ3を構成するP5、P6はPチャ
ネル型MOSトランジスタ、N3〜N6はNチャネル型
MOSトランジスタ、0点はP5.N3.N6のドレイ
ン側およびP6゜N5のゲー、トの接続点を表わし、D
点はN3とN4のドレイン側の接続点を表わす。As shown in FIG. 4, in this embodiment, P5 and P6, which constitute inverter 1, switch 2, and inverter 3, are P-channel type MOS transistors, N3 to N6 are N-channel type MOS transistors, and point 0 is P5. N3. Represents the connection point between the drain side of N6 and the gate and gate of P6°N5, and D
The dot represents the connection point of N3 and N4 on the drain side.
かかるレベルシフター回路の入力端子INにV9Sレベ
ルの信号を入力したとき、P5がON、N4がOFFと
なるので、接続点CがVDDレベルとなる。従って、P
6がOF’F、N5がONとなるので、出力がV gg
(V ss > V wz )レベルになる。このと
き、N6はOFFである。When a signal at the V9S level is input to the input terminal IN of such a level shifter circuit, P5 is turned on and N4 is turned off, so that the connection point C becomes the VDD level. Therefore, P
6 is OF'F and N5 is ON, so the output is V gg
(V ss > V wz ) level. At this time, N6 is OFF.
次に、入力端子INにvanレベルの信号が入力したと
き、P5がOFF、N4がONとなり、またダイオード
と等価なN3は接続点Cから接続点りに対して順方向で
あるため、接続点CはVB8レベルに近くなる。すなわ
ち、VSSにダイオードと等価なN2の72分大きい値
になる。従って、P6がONするが、N5が完全に0F
FLないため、出力は審全な■。Dレベルにはならない
が、出力が低くなることからN6がON状態となり、接
続点CはVオレベルとなる。これにより、N5が完全に
OFFするので、出力端子OUTは完全なVDDレベル
になる。Next, when a van level signal is input to the input terminal IN, P5 turns OFF and N4 turns ON, and since N3, which is equivalent to a diode, is in the forward direction from the connection point C to the connection point, the connection point C is close to VB8 level. That is, the value is 72 times larger than N2, which is equivalent to a diode for VSS. Therefore, P6 turns ON, but N5 is completely 0F.
Since there is no FL, the output is not accurate ■. Although it does not reach the D level, the output becomes low, so N6 is turned on, and the connection point C becomes the VO level. As a result, N5 is completely turned off, so that the output terminal OUT becomes at the complete VDD level.
このとき、接続点Cが■8.より低いレベルになるため
、P5.N4のみで構成されたインバータであればVS
Sから接続点Cに電流が流れ込んでしまうが、ダイオー
ドと等価なN3を挿入することにより逆バイアスとなる
ため、V9Sから接続点Cに対し電流は流れ込まない。At this time, the connection point C is ■8. Because it is at a lower level, P5. If the inverter consists of only N4, VS
Current flows from S to connection point C, but since a reverse bias is created by inserting N3, which is equivalent to a diode, no current flows from V9S to connection point C.
尚、上述した実施例では、スイッチおよびダイオードの
役割を果たすものとしてMOS)ランジスタを用いて説
明したが、それぞれの役割を果たす素子であれば、同様
に構成することができる。In the above-described embodiments, a MOS transistor was used as a switch and a diode, but any element fulfilling the respective roles may be configured in the same manner.
以上説明したように、本発明のレベルシフター回路は、
それぞれのPチャネル型およびNチャネル型MOS)ラ
ンジスタのチャネル幅を特に大きくする必要もなく、ま
たチャネル幅の比もそれぞれのインバータの比を考える
だけで設計できるため、素子も小さくなり且つ設計も容
易になるという効果がある。As explained above, the level shifter circuit of the present invention is
There is no need to make the channel width of each P-channel type and N-channel type MOS) transistor particularly large, and the channel width ratio can be designed simply by considering the ratio of each inverter, so the device size becomes smaller and design is easier. It has the effect of becoming
第1図は本発明の第−Q実施例を説明するためのレベル
シフター回路のブロック構成図、第2図は第1図に示す
ブロック構成を具体化した回路図、第3図は本発明の第
二の実施例を説明するためのレベルシフター回路のブロ
ック構成図、第4図は第3図に示すブロック構成を具体
化した回路図、第5図は従来の一例を示すレベルシフタ
ー回路図である。
1.3・・・・・・インバータ、2・・・・・・スイッ
チ、P1〜P6・・・・・・P型MOSトランジスタ、
N1−N6−−−−−・N型MO3)ランジスタ、VD
D# VOCr Vss rv21・・・・・電源供給
端子。
粥 1 図FIG. 1 is a block configuration diagram of a level shifter circuit for explaining the Q-Q embodiment of the present invention, FIG. 2 is a circuit diagram embodying the block configuration shown in FIG. 1, and FIG. A block configuration diagram of a level shifter circuit for explaining the second embodiment, FIG. 4 is a circuit diagram embodying the block configuration shown in FIG. 3, and FIG. 5 is a level shifter circuit diagram showing a conventional example. be. 1.3...Inverter, 2...Switch, P1-P6...P-type MOS transistor,
N1-N6-----N type MO3) transistor, VD
D# VOCr Vss rv21... Power supply terminal. Porridge 1 figure
Claims (1)
に所定レベルの信号を入力したとき前記開閉端子が開閉
するスイッチと、一方向にのみ電流の流れる素子の入力
をPチャネル型MOSトランジスタのドレイン側に接続
し且つその出力をNチャネル型MOSトランジスタのド
レイン側に接続するとともに、その接続点を出力とし且
つV_D_D−V_S_S間に接続された第一のインバ
ータと、入力信号を反転して出力を出すV_C_C−V
_S_S間もしくはV_D_D−V_Z_Z間に接続さ
れた第二のインバータとを有し、前記第一のインバータ
のゲートを入力端子とし且つその出力が前記第二のイン
バータのゲートおよび前記スイッチの一方の開閉端子に
接続される一方、他方の開閉端子をV_C_Cもしくは
V_Z_Zに接続し且つ前記第二のインバータの出力お
よび前記スイッチの制御端子を出力端とし、前記V_D
_D−V_S_S振幅を前記V_C_C−V_S_S振
幅(V_D_D<V_C_C)もしくはV_D_D−V
_Z_Z振幅(V_S_S>V_Z_Z)にすることを
特徴とするレベルシフター回路。A switch has a pair of opening/closing terminals and a control terminal, and the opening/closing terminal opens and closes when a signal of a predetermined level is input to the control terminal, and the input of an element through which current flows only in one direction is connected to the drain of a P-channel MOS transistor. and connects its output to the drain side of the N-channel MOS transistor, and connects the connection point to the first inverter connected between V_D_D and V_S_S, and inverts the input signal and outputs the output. issue V_C_C-V
a second inverter connected between _S_S or between V_D_D and V_Z_Z, the gate of the first inverter is an input terminal, and the output thereof is an opening/closing terminal of the gate of the second inverter and one of the switches. and the other switching terminal is connected to V_C_C or V_Z_Z, and the output of the second inverter and the control terminal of the switch are used as output terminals, and the V_D
_D-V_S_S amplitude is the V_C_C-V_S_S amplitude (V_D_D<V_C_C) or V_D_D-V
A level shifter circuit characterized in that the amplitude is _Z_Z (V_S_S>V_Z_Z).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1206187A JPH0369210A (en) | 1989-08-08 | 1989-08-08 | Level shifter circuit |
Applications Claiming Priority (1)
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JP1206187A JPH0369210A (en) | 1989-08-08 | 1989-08-08 | Level shifter circuit |
Publications (1)
Publication Number | Publication Date |
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JPH0369210A true JPH0369210A (en) | 1991-03-25 |
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ID=16519253
Family Applications (1)
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JP1206187A Pending JPH0369210A (en) | 1989-08-08 | 1989-08-08 | Level shifter circuit |
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