JPS58182242A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58182242A JPS58182242A JP6502182A JP6502182A JPS58182242A JP S58182242 A JPS58182242 A JP S58182242A JP 6502182 A JP6502182 A JP 6502182A JP 6502182 A JP6502182 A JP 6502182A JP S58182242 A JPS58182242 A JP S58182242A
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- 238000003491 array Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 238000004904 shortening Methods 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 8
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- 239000011159 matrix material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路装置に係り、特に配線部分のみを個
別設計するマスタースライス方式の半導体集積回路装置
に関する。
別設計するマスタースライス方式の半導体集積回路装置
に関する。
一般的に、マスタースライス方式の集積回路装置は、論
理素子を構成する基本素子を基本セルとし、そのセルを
固定的に配置し、任意の論理機能実現のために配線のみ
を可変とすることにより、配線以前の集積回路製造を共
通化し、多品種小量生産を可能とする。第1図に、MO
8形集積回路の基本セルアレイの様子を示す。この従来
の1層の固定配線と2層の非固定金属配線の都合3@配
線のMO8O8ツマスタースライス方式定配線につ(・
て、第2図を用いて説明する。4は配線領域5は2人力
の基本セ/L/(7)のアレイである。この基+ 本セルはCMO8形であり、8はP領域、9は+ N領域である。6はゲートとそれに接続された固定配線
である。固定配線のポリシリコン層6はゲートのポリシ
リコンを延長した形で埋め込んであり、2層の金属配線
とで、各基本セル間が配線される。固定1線6はマトリ
ックス状にある基本セルに含まれており、ゲートのポリ
シリコンと常に一体であるため、大規模集積回路が大型
化するにつれて、配線領域4が大きくなる当然ポリシリ
コン層6の配線部分が長くなるため、配線容量が大きく
なり動作の高速が望めない欠点があった。
理素子を構成する基本素子を基本セルとし、そのセルを
固定的に配置し、任意の論理機能実現のために配線のみ
を可変とすることにより、配線以前の集積回路製造を共
通化し、多品種小量生産を可能とする。第1図に、MO
8形集積回路の基本セルアレイの様子を示す。この従来
の1層の固定配線と2層の非固定金属配線の都合3@配
線のMO8O8ツマスタースライス方式定配線につ(・
て、第2図を用いて説明する。4は配線領域5は2人力
の基本セ/L/(7)のアレイである。この基+ 本セルはCMO8形であり、8はP領域、9は+ N領域である。6はゲートとそれに接続された固定配線
である。固定配線のポリシリコン層6はゲートのポリシ
リコンを延長した形で埋め込んであり、2層の金属配線
とで、各基本セル間が配線される。固定1線6はマトリ
ックス状にある基本セルに含まれており、ゲートのポリ
シリコンと常に一体であるため、大規模集積回路が大型
化するにつれて、配線領域4が大きくなる当然ポリシリ
コン層6の配線部分が長くなるため、配線容量が大きく
なり動作の高速が望めない欠点があった。
本発明は従来の3層配線のマスタースライス方式のMO
8集積回路の固定配線部分を、ゲート延長上に上段の基
本セルアレイの下側まで延ばさず途中で1カ所以上切り
離して埋め込み必要に応じてのみ金属配線層とコンタク
トホールを設け、接続するそれKよって固定配線層の配
線長が短くなるため配線容量が小さくなり、動作の高速
化を提供するものである。
8集積回路の固定配線部分を、ゲート延長上に上段の基
本セルアレイの下側まで延ばさず途中で1カ所以上切り
離して埋め込み必要に応じてのみ金属配線層とコンタク
トホールを設け、接続するそれKよって固定配線層の配
線長が短くなるため配線容量が小さくなり、動作の高速
化を提供するものである。
本発明の構成を第3図にて説明する。これは、CMO8
形のマスタースライス方式の集積回路で領域で6はゲー
トのポリシリコン(一部配線として使用する)でPチャ
ンネル、Nチャンネルトランジスタを形成している。
形のマスタースライス方式の集積回路で領域で6はゲー
トのポリシリコン(一部配線として使用する)でPチャ
ンネル、Nチャンネルトランジスタを形成している。
本発明では、6のゲートポリシリコンの延長上に、配線
としてのポリシリコン層1oを配置してゲート6の延長
上のポリシリコンを短(している。
としてのポリシリコン層1oを配置してゲート6の延長
上のポリシリコンを短(している。
つまり10の切り離し固定配線は4の配線領域にゲート
の延長上に各セルアレイと同様に並んで埋め込まれた状
態となる。この固定配線6,1oはすべての集積回路に
共通で、個別配線する際の金属2層配線において6の配
線領域がいっばいで使えないときに限り10と金属配線
のコンタクトホールな設は配線するわけである。
の延長上に各セルアレイと同様に並んで埋め込まれた状
態となる。この固定配線6,1oはすべての集積回路に
共通で、個別配線する際の金属2層配線において6の配
線領域がいっばいで使えないときに限り10と金属配線
のコンタクトホールな設は配線するわけである。
次に本発明の実施例について@4図、第5図を参照して
説明する。各々の図は第2図、第3図と同様0MO8形
のマスタースライス方式の集積回路で、6及び10の固
定配線と金属の2層配線で個別配線な行った例である。
説明する。各々の図は第2図、第3図と同様0MO8形
のマスタースライス方式の集積回路で、6及び10の固
定配線と金属の2層配線で個別配線な行った例である。
WJ5図は従来の固定配線6の様子である。11はX方
向の金属配線、12はY方向の金属配線、13は6のポ
リシリコンと11のコンタクト、15は11と12のコ
ンタクトをあられす。固定配線6は配線領域4の上下い
っはいまで延びている。
向の金属配線、12はY方向の金属配線、13は6のポ
リシリコンと11のコンタクト、15は11と12のコ
ンタクトをあられす。固定配線6は配線領域4の上下い
っはいまで延びている。
コンタクト13により基本セルに信号が入力としてはい
るが、コンタクトより上の部分(ゲートにはいらない部
分)は浮遊容量として増加し好ましくない。そこで本発
明例である第4図は第5図の固定配線6を1カ所切り離
した例で6と10に分けて埋め込まれている第4図と第
5図には、6本のゲートが示されているが、左から1本
めと5本めを注目すると、第4図ではコンタクト14、
金属配線16とで6と10を接続している。これはそれ
ぞれ11が6の配線部分とコンタクトがとれないためl
Oとコンタクトをとり14→16→14→6となってい
る。ゆえ、その2本のみが配線層1゛かふえるが、残り
の4本は途中までしか6がないため、第5図に較べて、
容量が小さくなり、動作が高速となる。
るが、コンタクトより上の部分(ゲートにはいらない部
分)は浮遊容量として増加し好ましくない。そこで本発
明例である第4図は第5図の固定配線6を1カ所切り離
した例で6と10に分けて埋め込まれている第4図と第
5図には、6本のゲートが示されているが、左から1本
めと5本めを注目すると、第4図ではコンタクト14、
金属配線16とで6と10を接続している。これはそれ
ぞれ11が6の配線部分とコンタクトがとれないためl
Oとコンタクトをとり14→16→14→6となってい
る。ゆえ、その2本のみが配線層1゛かふえるが、残り
の4本は途中までしか6がないため、第5図に較べて、
容量が小さくなり、動作が高速となる。
本発明は以上に説明したように、31Iii配線のMO
8形マスタースライス方式において固定配線部を途中切
り離して埋め込むことにより、配線長が短くなり、容量
が小さくでき、高速に動作させる効果がある。
8形マスタースライス方式において固定配線部を途中切
り離して埋め込むことにより、配線長が短くなり、容量
が小さくでき、高速に動作させる効果がある。
第1図は基本セルを使用したときのMO8形マスタース
ライス方式のチップ全体図、第2図は基本セル部におい
ての従来の固定配線、第3図は本発明の固定配線、第4
図は本発明の個別配縁例、第5図は従来の個別配線例、
を各々示す。 なお図にお(・て、1・・・・・・入出力7777回路
及びパッド領域、2・・・・・・電源線及びグランド線
部、3.4・・・・・・個別の配線領域、5・・・・・
・基本セルアレ11・・・・・・金属配線第1層(X方
向の配線)、12・・・・・・金属配l/!J第21i
1(Y方向の配線)、13・・・・・・6と11のコン
タクト、14・・・・・・6と16のコンタクト(この
例では13と同じコンタクト)、15・・・・・・11
と12のコンタクト、16・・・・・・6と10の金属
配線(この例では11と同じ金属)、である。 3 草 ノ 図 #2目 翠3図 ) 犠 −−−□−一一□−八
ライス方式のチップ全体図、第2図は基本セル部におい
ての従来の固定配線、第3図は本発明の固定配線、第4
図は本発明の個別配縁例、第5図は従来の個別配線例、
を各々示す。 なお図にお(・て、1・・・・・・入出力7777回路
及びパッド領域、2・・・・・・電源線及びグランド線
部、3.4・・・・・・個別の配線領域、5・・・・・
・基本セルアレ11・・・・・・金属配線第1層(X方
向の配線)、12・・・・・・金属配l/!J第21i
1(Y方向の配線)、13・・・・・・6と11のコン
タクト、14・・・・・・6と16のコンタクト(この
例では13と同じコンタクト)、15・・・・・・11
と12のコンタクト、16・・・・・・6と10の金属
配線(この例では11と同じ金属)、である。 3 草 ノ 図 #2目 翠3図 ) 犠 −−−□−一一□−八
Claims (1)
- マスタースライス方式の半導体集積回路装置において、
ゲートと接続する固定配線が隣接するゲートアレイ間の
配線領域内で少なく′とも1カ所切り離された構造を有
することを%黴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6502182A JPS58182242A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6502182A JPS58182242A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58182242A true JPS58182242A (ja) | 1983-10-25 |
JPH0434309B2 JPH0434309B2 (ja) | 1992-06-05 |
Family
ID=13274898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6502182A Granted JPS58182242A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182242A (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60110137A (ja) * | 1983-11-18 | 1985-06-15 | Sanyo Electric Co Ltd | 半導体装置 |
US4910574A (en) * | 1987-04-30 | 1990-03-20 | Ibm Corporation | Porous circuit macro for semiconductor integrated circuits |
JP2012124510A (ja) * | 2007-08-02 | 2012-06-28 | Tela Innovations Inc | 集積回路デバイス |
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-
1982
- 1982-04-19 JP JP6502182A patent/JPS58182242A/ja active Granted
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US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
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Also Published As
Publication number | Publication date |
---|---|
JPH0434309B2 (ja) | 1992-06-05 |
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