JPH0364925A - 集積回路チツプ実装構造及びその形成方法 - Google Patents

集積回路チツプ実装構造及びその形成方法

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JPH0364925A
JPH0364925A JP2195099A JP19509990A JPH0364925A JP H0364925 A JPH0364925 A JP H0364925A JP 2195099 A JP2195099 A JP 2195099A JP 19509990 A JP19509990 A JP 19509990A JP H0364925 A JPH0364925 A JP H0364925A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、キャリヤ、好ましくはシリコンキャリヤ上へ
の電子部品の実装に関し、特に、異なる実装技術又は接
続技術のために異なる端子を基板上に含む集積回路チッ
プ実装構造に関する。
Ｂ、従来の技術及び発明が解決しようとする課題現代の
集積回路チップは、チップサイズの制限された面上に配
置されなければならない複数の入力及び出力端子（Ｉ　
１０）を含んでいる。ますます増加しているＩ１０端子
は電子部品を取り囲むようにして接続されなければなら
ない。一般的に、チップは他のチップ又は電子部品に直
接接続され、チップキャリヤ又はチップ間を相互接続さ
せるためのワイヤリング線を含む基板上に配置される。
本発明に係るチップ実装構造は、絶縁層によって分離さ
れたいくつかの伝導面を持っている多層基板を利用して
いる。基板はセラミック又はシリコンから作成され得る
。シリコンキャリヤは、チップ製造におけるのと同様の
製造技術を用いるので使用することが好ましい。さらに
、熱膨張率は等しい。シリコン基板は、従来例に関して
ヨーロッパ特許公開０２４６４５８号に開示されている
。
チップをキャリヤに接続する周知技術は、複数のＩｌｏ
を同時に閉じることができる制限コラプスチップ接続技
術（以下、Ｃ−４技術という）である。このＣ−４技術
は、基本的な特許である米国特許出願番号４０１１２６
号及び米国特許出願番号４２９０４０号に開示されてい
る。この技術の適用に関して、キャリヤの対応する端子
は、接点ポール（ポール制限層）の大きさを制限し、キ
ャリヤの端子と十分な接続を行わせる接点層が正確に設
けられなければならない。さらに、端子が基板表面上の
ワイヤリング線に接続されるならば、はんだ止め層が必
要となり得る。一般的に、基板は、Ｃ−４技術によって
チップの接続に役立つ１つの付加的な金属被覆面だけを
含んでいる。
チップ又はキャリヤを実装するための他の周知技術は、
テープ自動化ボンディング（以下、ＴＡＢという）技術
である。ＴＡＢ実装は、チップと外部のものとの間で接
続を行わせる伝導リードを電気的に導くために一般的に
キャリヤテープと呼ばれるくもの巣状の材料の使用を含
んでいる。伝導リードの内側クラスタは、チップ又は基
板の接続パッドに接着される。外側クラスタはテープか
ら切断され、テープ／チップ又はテープ／キャリヤの結
合したものの外側リードは、それぞれ基礎となっている
回路基板上に設けられた伝導パッドに接着される。ワイ
ヤポンディング技術と同様、この方法はＣ−４技術のよ
うな複数のＩｌｏを同時に閉じることができない。両技
術とも、通常、集積回路又はキャリヤ上に形成される金
又は金／銅から成るバンプを暗示している。導体上にこ
れらのバンプを形成する目的に正に適したいくつかの方
法があり、それらは当業者において周知である。バンプ
は通常の層の寸法と比べて比較的厚い。さらに、バンプ
はチップ又はキャリ−ヤにおける金属被覆面との接続の
ための接点層を必要とする。バンプは電解めっきによっ
て堆積され、それは電解めっき中、規則的な電流供給の
ために、キャリヤ表面上に分断されていない伝導層を必
要する。
高密度のＩｌｏを持っている集積回路チップの実装を可
能とするため及び製造コストを減少させるためには、Ｃ
−４接続及びＴＡＢ用の端子又はワイヤボンディング接
続を含んでいるキャリヤ、好ましくはシリコンキャリヤ
が必要である。
したがって、特許請求の範囲に記載された本発明は、集
積回路チップ実装構造及び高精密がっ最小限の製造工程
を備えることの問題を解決する。
Ｃ０課題を解決するための手段 したがって、本発明に係る方法は、少なくともワイヤリ
ング層と絶縁層から成る基板に適用される。さらに、基
板の表面は、絶縁層に配列され、ワイヤリング層の１つ
に少なくとも接続された端子偏倚パターンを含んでいる
。基板は従来技術において周知であり、さらに、シリコ
ンキャリヤの場合に半導体層から戒り得る。キャリヤと
して役立つ他の種類の基板は、キャリヤ上に配置された
チップと他の基板上に搭載されたチップとを相互接続さ
せる複数のワイヤリング面を通常含んでいる周知のセラ
ミック基板である。両基板は、１っ又はそれ以上のチッ
プに接続されるべき端子を表面上に含んでいる。これら
の端子は、下の層をさらに防護する絶縁層によって互い
に引＠離されている。一般的に端子は、絶縁層の下に配
置された伝導金属を露出させるため及び端子偏倚を設け
るために、端子領域における絶縁層を取り除くことによ
って製造される。この方法は、本発明の利点であるが、
従来から知られている他の方法によると端子を設けるこ
とが可能である。
基板の表面上に伝導障壁層が堆積され、それは表面上に
付着し、酸化及び拡散を防ぎ、接点及び伝導性能を改善
し、金属パッドに対する障壁層及び電解めっきのための
種層として共に役立つ。このことは、当業者に知られて
いるように、連続してクロム、銅及び金を堆積させるこ
とによって行なわれ得る。伝導障壁層上にポリマー層を
堆積させた後、基板表面上のパターンに対応する端子偏
倚のパターンは、リソグラフィ法によりこのポリマー層
に形成される。この工程は、基板の絶縁層における端子
偏倚の形成と同じマスクを用いて実現され得る。したが
って、基板の端子が上述のように処理されるならば、次
のりソゲラフイエ程用に別のマスクは必要ない。この工
程の後、端子領域における伝導障壁層は露出される。
次に、パターン化されたポリマー層を覆うようじフォト
レジスト層を堆積した後、リソグラフィ法により基板接
続端子及びチップ接続端子のパターンがポリマー層に形
成される。ポリマー層におけるパターンは、基板表面上
の端子のパターンに対応している。基板接続端子は、他
のもの、例えばプリント回路基板と基板との接続に役立
つ。また、基板接続端子は、端子領域におけるフォトレ
ジスト層から成る枠を含んでいる。その枠は、円形、長
方形又は他の適当な形状をとり得る。
対応するチップに基板を接続するのに有用なチップ接続
端子は、端子領域におけるフォトレジスト層から成るカ
バーによって画成されている。基板接続端子領域におけ
るこの工程の後、伝導障壁層が露出され、フォトレジス
ト層の枠によって囲まれ、伝導障壁層は、チップ接続端
子領域においてフォトレジストによって覆われる。
後に、チップ接続端子は、枠内部で露出した障壁層上に
バンプ、好ましくは金のバンプを成長させることによっ
て完敗される。十分な広がりを持つ金のバンプを設ける
ための一般的な方法は電解めっきである。露出した障壁
層の周りの枠は、マツシュルームに似た形状のバンプを
形成するのに有用である。
次の工程で、露出したフォトポリマー層と障壁層は、周
知の方法によって取り除かれる。障壁層を取り除くこと
に関して、フォトレジスト層の一部がさらに除去される
ことができ、したがって、薄くされた厚みを持つフォト
レジスト層を設けることができる。
残余のフォトレジスト層を最終的に取り除くことにより
、チップ接続端子の領域における障壁層は露出される。
さらに、ポリマー層から威るはんだ止めは端子領域に配
置され、そして露出された障壁層の周りに枠を形成する
ようにして設置１られ得る。このことは、チップ接続端
子にチップを実装するためのＣ−４技術を使用すること
によって、端子に接続されたワイヤリング線上のはんだ
流れを防止する。次の工程の１つに他の技術を適用する
ことによって、はんだポールはチップ接ａ端子の障壁層
上に単独にもたらされ得る。
さらに、本発明の他の特徴によると、相互接続配線はフ
ォトポリマー層においてリソグラフィ法により形成され
る。この配線は、端子と共にリングラフィ法により形成
され、チップ接続端子に対応して扱われる。したがって
、最終的に取り除いた後、ワイヤリング線は導体として
役立つ障壁層上の防護層としてポリマー層とともに残る
。
本発明に係る集積回路チップ実装構造は、上述のような
基板及び基板の金属被覆層に接続された基板上の伝導層
を含んでいる。伝導層の領域は障壁層及びポール制限層
として働く。伝導層ははんだポールとバンブに接続され
、少なくともはんだポールの周りにはんだ止めを含んで
いる。本発明のさらに別の特徴によると、伝導層はワイ
ヤリング線を設けている。
本発明による方法は、Ｃ−４技術とＴＡＢ技術をキャリ
ヤ又は基板上で結合させている。その方法の工程は簡単
がっ最小限である。
さらに本発明の利点は、リソグラフィ工程を適用したこ
とにある。したがって、ガラスマスクが用いられ、さら
に直径２００ｍｍ又はそれ以上のウェハ上で本発明を実
施することができる。
本発明のさらに別の利点は、本構造を提供するための２
つの異なるマスクだけが用いられることである。その上
、第１のマスクは基板製造において前に使用され得る。
本発明の他の利点は、密度又は電気的作用を減じさせる
ことなく基板における金属層を減らす配線層として障壁
層を使用できることである。ただ１つの層である障壁層
はポール制限層、接点層、配線層及び電解めっきのため
の種層として役立たせることができる。
本発明は、さらに本発明を実施するための基板として役
立つチップ、シリコンキャリヤ又はセラミックキャリヤ
の全てに適用可能である。
Ｄ、実施例 第１図は、絶縁層１２、即ちポリイミドと金属層から威
る複数の接点パッド１４を含む基板１０としてシリコン
キャリヤの一部を示している。接点パッド１４の表面は
、絶縁層１２における端子偏倚１６．１８として形成さ
れている。接点バッド１４と絶縁層１２の表面は、伝導
障壁層２０が堆積される基板１０の表面を形成する。そ
れぞれ障壁種層を形成するために、クロム、銅、金の順
番に蒸着技術によって堆積することが従来からよく知ら
れている。この堆積は、全ウェハを覆うように行なわれ
る。
第２図において、ポリイミドから成るポリマー層２２は
、伝導障壁種層２０を覆うように形成され、端子偏倚の
領域においてリソグラフィ法によって取り除かれる。ポ
リイミド層２２の厚さは、０．７乃至１μｍの範囲内で
ある。端子偏倚をマスクすることのために、絶縁層１２
において端子偏倚１６．１８を形成することによって用
いられた同じマスクが利用され得る。
端子偏倚１６．１８の接点バッド１４の表面上の障壁層
２０の露光後、約６乃至１０μｍの範囲の厚みを有して
いるフォトレジスト層２４が、全ウェハを覆うように堆
積される。第３図は、基板接続端子２６、チップ接続端
子２８及びワイヤリング線３０がリソグラフィ法で形成
された後のフォトレジスト層を示している。基板接続端
子２６は、露出された障壁層２０の領域を囲むフォトレ
ジスト層２４から成る枠３２を含んでいる。枠３２は、
基板接続端子２６の領域において障壁層２０上のバンブ
３４の成長に影響を及ぼすために必要である。そして枠
３２は、第４図に示したようなマツシュルームに似た形
状のバンブをもたらす。ワイヤリング線３０と同様、チ
ップ接続端子２８はフォトレジスト層２４から成るカバ
ーを含んでいる。
第４図のバンプ３４は、金から戒り、電解メツキによっ
て堆積される。
第５図において、ポリイミド層２２と障壁層２０は、こ
れらの層がフォトレジスト層２４によって被覆されない
領域において取り除かれる。反応性イオンエツチング法
によってポリイミド層２２を取り除くことに関して、フ
ォトレジスト層２４の一部が同様に取り除かれる。フォ
トレジスト層２４は、ポリイミド層２２よりも非常に高
いので、フォトレジスト層２４の残留物は、絶縁層１２
の表面を露出させる障壁層２０のウェットエツチング法
のために役立つ。
第６図は、従来技術における知られた方法によってフォ
トレジスト層２４を最終的に除去した後の基板接続端子
２６、チップ接続端子２８及びワイヤリング線３０を示
している。障壁層２０は、少なくともチップ接続端子２
８の領域において役立つ枠として、チップがＣ−４技術
によって基板に接続されると共にはんだポール３６のた
めのはんだ止めとして、端子２６．２８の領域に残って
いる。障壁層２０は防御層としてワイヤリング線３０上
に残っている。
Ｅ９発明の効果 本発明によれば、高精密かつ最小限の製造工程により高
密度のＩｌｏを持っている集積回路チップの実装を行う
ことができる。
【図面の簡単な説明】
第１図は基板上に伝導障壁層を堆積する工程を示した概
略断面図、第２図は端子偏倚領域のポリイミド層を取り
除く工程を示した概略断面図、第３図は基板接続端子、
チップ接続端子及びワイヤリング線が形成された後のフ
ォトレジスト層を示した概略断面図、第４図はバンプを
堆積する工程を示した概略断面図、第５図はフォトレジ
スト層によって被覆されていない領域のポリイミド層と
障壁層を取り除く工程ら示した概略断面図、第６図は残
余のフォトレジスト層を取り除いた後の基板接続端子、
チップ接続端子及びワイヤリング線を示した概略断面図
である。 １０・・基板、１２・・絶縁層、１６．１８・・端子偏
倚、２０・・伝導障壁層、２２・・ポリマー層、２４・
・フォトレジスト層、２６・・基板接続端子、２８・・
チップ接続端子、３２・・枠、３４・・バンプ、３６・
・はんだポール。

Claims (7)

    【特許請求の範囲】
  1. （１）基板と、 前記基板の金属被覆層への接続が形成される領域におけ
    る前記基板上の伝導層であって、ポール制限層として及
    び障壁層として働く前記伝導層の前記領域と、 前記伝導層の前記領域における前記伝導層に接続される
    はんだポール及びバンプと、 少なくとも前記はんだポールの周りに前記伝導層上のは
    んだ止め層とを 含んでいる集積回路チップ実装構造。
  2. （２）前記伝導層がさらにワイヤリング線を含んでいる
    請求項（１）記載の集積回路チップ実装構造。
  3. （３）前記伝導層がクロム、銅及び金から成る組成を有
    している請求項（１）若しくは（２）記載の集積回路チ
    ップ実装構造。
  4. （４）基板上に少なくとも配線層及び絶縁層を含み、前
    記基板表面が、絶縁層に配置され、かつ前記配線層の少
    なくとも１つに接続された端子手段のパターンを含む集
    積回路チップ実装構造の形成方法において、 Ａ、前記基板上に、電解めっきのための種層としても慟
    く伝導障壁層を堆積堆積し、 Ｂ、前記障壁層上にポリマー層を堆積し、 Ｃ、前記端子手段のパターンに対応する端子偏倚のパタ
    ーンをリソグラフィ法により画成し、前記端子偏倚の領
    域における前記ポリマー層を取り除くことによって前記
    ポリマー層に形成し、Ｄ、前記パターン化されたポリマ
    ー層を覆ってフォトレジスト層を堆積し、 Ｅ、前記基板接続端子の領域において前記フォトレジス
    ト層の枠を設け及び前記チップ接続端子の領域において
    前記フォトレジスト層のカバーを設けることによって、
    前記フォトレジスト層偏倚の前記パターンに対応する基
    板接続端子のパターン及びチップ接続端子のパターンを
    リソグラフィ法により形成し、 Ｆ、めっきすることによって前記枠内側の前記伝導障壁
    層上にバンプを成長させ、 Ｇ、前記ポリマー層及び前記伝導障壁層の露出領域を取
    り除き、 Ｈ、残留した前記フォトレジスト層を最終的に取り除く 工程を含んでいる集積回路チップ実装構造の形成方法。
  5. （５）前記工程Ｅが、前記ポリマー層において相互接続
    配線をリソグラフィ法により形成することを含む請求項
    （４）記載の集積回路チップ実装構造の形成方法。
  6. （６）前記伝導障壁種層が、クロム、銅及び金から成る
    組成を有している請求項（４）若しくは（５）記載の集
    積回路チップ実装構造の形成方法。
  7. （７）前記フォトポリマー層がポリイミドを含んでいる
    請求項（４）、（５）若しくは（６）記載の集積回路チ
    ップ実装構造の形成方法。
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