JP4121665B2 - 半導体基板の接合方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 151
- 239000000758 substrate Substances 0.000 title claims description 96
- 238000000034 method Methods 0.000 title claims description 31
- 239000010953 base metal Substances 0.000 claims description 94
- 229920005989 resin Polymers 0.000 claims description 66
- 239000011347 resin Substances 0.000 claims description 66
- 229910000679 solder Inorganic materials 0.000 claims description 37
- 230000001681 protective effect Effects 0.000 claims description 23
- 238000005304 joining Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 230000008018 melting Effects 0.000 claims description 6
- 238000002844 melting Methods 0.000 claims description 6
- 230000004927 fusion Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 135
- 239000000945 filler Substances 0.000 description 23
- 238000009413 insulation Methods 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 8
- 239000007790 solid phase Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012768 molten material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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- H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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- H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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Description
【発明の属する技術分野】
本発明は、半導体基板の接合方法に関し、特に、接続用導体の接合部における計上を絶縁性の観点から限定した半導体基板の接合方法に関する。
【0002】
【従来の技術】
図18に実装化された従来の半導体装置の典型例を示す。絶縁回路基板に半導体基板を実装して、図18に示すような半導体装置を形成する方法の1つとして、次の方法が知られている。すなわち、電極パッド102上に接続用下地金属膜105を備えた半導体基板101を用意し、この半導体基板を、ソルダーレジスト131を備え、端子電極112上に接続用導体113が接続された絶縁回路基板111に位置対応をさせ、接続用下地金属膜と接続用導体とを接合する。この半導体基板の絶縁回路基板への搭載に際しては、接続用導体を溶融させて接続用下地金属膜と接合させた後に、さらに絶縁回路基板111と半導体基板101との間の間隙を樹脂114で封止する。上記の工程によって搭載された半導体装置の接続用下地金属膜の表面は、図18に示すように、溶融して濡れ広がり径を増した接続用導体113によって全て覆われている。すなわち、溶融した接続用導体によって覆われていない接続用下地金属膜の領域はない。
【0003】
【発明が解決しようとする課題】
しかしながら、半導体デバイスの高集積化に伴い電極パッド間の間隔は狭いピッチとなっている。したがって、上記のような構造を有する半導体装置においては、図18に示すように、接続用導体は溶融して接続用下地金属膜の表面に濡れ広がり、径を増しているので、接続用導体の間の間隙が狭くなり、絶縁性を確保しにくくなる。また、接続用導体が溶融して濡れ広がらなくても、単に固相接合する場合でも、接続用導体が圧縮加工され径が増し、電極パッド間が狭くなると絶縁性が損なわれる場合が生じる。
【0004】
そこで、本発明の目的は、狭い電極パッド間隔を有する半導体基板を、絶縁性を確実に維持しながら実装化し得る、半導体基板の接合方法を提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決する本発明の半導体基板の接合方法は、一つの局面においては、半導体基板を、端子電極が形成された実装面に接合する半導体基板の接合方法であって、半導体基板として、該半導体基板の表面に形成された電極パッドと、半導体基板の表面を覆い電極パッドの表面を開口する保護絶縁膜と、保護絶縁膜上に形成され、保護絶縁膜が電極パッドを開口する部分から電極パッドと接続する接続用下地金属膜とを有したものを準備し、端子電極と半導体基板の接続用下地金属膜との間に半田を設け、該半田を溶融させることにより、接続用下地金属膜と端子電極とを接合し、この接合を行なう前に、半導体基板の上記接続用下地金属膜を有した面上に非導電性樹脂が設けられるとともに、上記実装面の端子電極上には上記半田が設けられ、この半田の溶融により接合している間、半導体基板と実装面との間隙には非導電性樹脂が半田の周囲を接して囲むように設けられ、その接合した後、接続用下地金属膜の外周縁を含む領域が半田に覆われていないことを特徴とする。
また、本発明の半導体基板の接合方法は、他の局面においては、半導体基板を実装面に接合させる前に、実装面の端子電極上に半田が設けられると共に半田の周囲を接して囲むように実装面上に非導電性樹脂が形成されており、非導電性樹脂が実装面上に半田の周囲を接して囲んだ状態で半導体基板の接続用下地金属膜に半田を接触させ溶融させることにより、接続用下地金属膜と端子電極とを接合し、その接合した後、半導体基板と実装面との間隙は非導電性樹脂で充填されると共に接続用下地金属膜の外周縁を含む領域が半田に覆われていないことを特徴とする。
以下、上記本発明に関連する半導体装置およびその製造方法について、説明する。
上記本発明に関連する半導体装置においては、半導体基板の主表面上に形成された電極パッドと、電極パッドと半導体基板の主表面とを覆う保護絶縁膜と、保護絶縁膜の電極パッドに対応する領域にあけられた開口部を覆うように、電極パッドと接続して形成された接続用下地金属膜と、絶縁回路基板上に形成された端子電極と接続用下地金属膜との間を電気的に導通し、絶縁回路基板と半導体基板との間に架橋された接続用導体と、接続用導体の周囲を覆い、絶縁回路基板と半導体基板との間の間隙を充填する非導電性樹脂と、を備え、接続用下地金属膜は、少なくとも、外周縁を含む周縁部の領域が接続用導体によって覆われていない。
【0006】
上記の構造により、半導体装置の高集積化が進み、電極パッドの間隔が狭くなっても、接続用導体が接続用下地金属膜の上に、濡れ広がって径を増していないために、確実に非導電性樹脂によって接続用導体の間が充填されたものとなる。また、接続用導体が溶融しない固相接合の場合には、接続用導体に長さ方向に圧縮方向の応力が付加されても、非導電性樹脂の拘束により径が太くなりにくく、絶縁性が良好に保たれる。さらに詳しく説明すると、溶融が生じる場合、および固相接合の場合の両方において、接続用導体は接続用下地金属膜の周縁部を覆っていないので、その端部において一定以上にその径を増すことはできない。このような形状は接続用下地金属膜に接触する端部だけ径を細くしただけでは実現できず、接続用導体の全長にわたって径を一定限度以下にしなければ実現できない。換言すれば、接続用導体の全長にわたって径を一定限度以下に細くすることによってはじめて、接続用下地金属膜の周縁部を覆わずに当該接続用下地金属膜と接合することが可能である。上記の効果は、接続用下地金属膜の面積が接続用導体の端部よりも大きい限り、例えば、接続用導体と接続用下地金属膜との位置合わせのばらつきを考慮して、接続用下地金属膜の面積を接続用導体の端部の径よりも余裕をもって大きくした場合、またはその他の大きさの関係の場合において成り立つ。
【0007】
このため、高集積化が進んだ半導体装置においても、上記の接合箇所において絶縁不良が生じることはなく、製造歩留りの向上を確保でき、製造コストを低減することが可能となる。なお、上記の接続用下地金属膜は、接続用導体との電気的導通(接合、または接合以前の工程における接続)のみを目的に形成されたもので、配線、テストパッド等をも併せて目的とするものではない。
【0008】
上記の半導体装置においては、接続用導体によって覆われている接続用下地金属膜の部分が、保護絶縁膜にあけられた開口部に対応する領域の中の一部分に限定され、その一部の領域の周囲の領域は前記接続用導体によって覆われていないことが望ましい。
【0009】
上記の構造の採用により、接合部分は開口部の中の一部分の領域に限定されるため、より一層高集積化が進んだ半導体装置においても、絶縁性を確実に保って半導体基板の実装が可能となる。
【0010】
また、ある場合には、上記の半導体装置においては、接続用導体によって覆われている接続用下地金属膜の部分が、保護絶縁膜にあけられた開口部に対応する領域を含む接続用下地金属膜の中の一部分に限定され、その一部の領域の周囲の領域は接続用導体によって覆われていないことが望ましい。
【0011】
半導体装置の用途によっては、接合部分の面積が広いほうが好ましい場合がある。このような場合には、上記の接合箇所の構造により、絶縁性を確実に保ったうえで接合面積を広くすることができる。
【0012】
上記の半導体装置においては、接続用下地金属膜の開口部に対応する領域は、半導体基板側に凹んでおり、開口部に対応する領域の外側の領域との間に段差を設けることが望ましい。
【0013】
接続部分が開口部の一部分の領域に限定される場合には、接続用導体における接合部分は上記の段差により、広がりが一層厳格に制限されるので、絶縁性を確保することが容易になる。また、接合部分が開口部を含む領域に限定される場合にも、上記の凹部は接合箇所を部分的にではあるが限定するので、絶縁性の確保がしやすくなる。
【0014】
上記の半導体装置においては、接続用導体は、絶縁回路基板に平行な断面において平面形状が相違する、2つの部分に大別され、接続用下地金属の側に小さい面積の平面形状の部分が配置されることが望ましい。
【0015】
接続用導体を上記の形状とすることにより、接合箇所を接続用下地金属膜の開口部対応領域内のさらに狭い領域に限定することができ、半導体装置の高集積化が進み、電極パッド間隔がさらに狭くなっても、接続用導体間の間隔を確実にとることができる。
【0016】
なお、上記の搭載時の接合においては、接合における加圧力を高くしやすい、非導電性樹脂を接合箇所の外側に排除しやすい等の理由から接続用導体の断面積の小さい部分の側を接合部位とするのが普通である。すなわち、断面積の大きい部分の側は、半導体基板または絶縁回路基板の上に予め接続されている。
【0017】
半導体基板の接続用下地金属膜上に接続用導体を形成し、絶縁回路基板の端子電極と接続用導体とを接合する場合、またはその他の場合には、上記の本発明の半導体装置において、接続用導体は、絶縁回路基板に平行な断面において平面形状が相違する、2つの部分に大別され、接続用下地金属の側に大きい面積の平面形状の部分が配置されることが望ましい。
【0018】
接続用下地金属膜上に接続用導体を形成する工程においては、接続用導体が濡れ広がることはないので、上記の接続用導体の形状の採用により、半導体装置の実装の際の接合において、端子電極と接続用導体との接合箇所を狭い領域に限定することができる。すなわち、絶縁回路基板上に非導電性樹脂が設けられている場合には、狭い部分で非導電性樹脂を排除しながら端子電極と接合される。また、半導体基板の側に非導電性樹脂が設けられている場合にも、端子電極との間に介在しがちな非導電性樹脂を排除して接合を達成することができる。これらの接合は、非導電性樹脂により接続用導体の広がりを限定した上で行われる。この結果、高集積化した半導体装置においても、接合箇所間の絶縁を確実に保つことが可能となる。
【0019】
上記の半導体装置においては、端子電極が接続用導体と電気的に接続できるように、開口部をあけられたソルダーレジストが絶縁回路基板にさらに設けられていることが望ましい。
【0020】
上記のソルダーレジストにより、端子電極と接続用導体との接合箇所付近における接続用導体の形状をさらに外側から限定することができる。その結果、接合箇所の間の絶縁性を確保したうえで、より一層の高集積化を推進することが可能となる。また、ソルダーレジストを間に介することにより、非導電性樹脂と絶縁回路基板との密着力が増し、歩留りと信頼性の向上が得られる。
【0021】
上記の半導体装置においては、非導電性樹脂にはフィラが含まれ、そのフィラの平均径が1μm以下、またはフィラ径の最大が5μm以下であることが望ましい。
【0022】
フィラを含むことにより、通常、非常に大きい非導電性樹脂の熱膨張係数をシリコン等の半導体基板と同等の熱膨張係数とすることができる。また、非導電性樹脂の強度を向上させることもできる。加えて吸水率を低減することもできる。これらの非導電性樹脂の特性向上を得たうえで、非導電性樹脂が介在しても、上記のフィラ径の範囲とすることにより、接続用下地金属膜と接続用導体との接合部の信頼性を確保できる。
【0023】
上記の半導体装置においては、非導電性樹脂に含まれるフィラの形状が球形のみであることが望ましい。
【0024】
フィラ形状を球状とすることにより、非導電性樹脂が介在しても、半導体装置の実装の際に接続用下地金属膜と接続用導体との間にフィラがはさまりにくくなる。また、たとえ、はさまっても応力が集中しにくくなり、応力負荷に起因して接合箇所の破断が生じにくくなる。
【0025】
ある状況下では、上記の半導体装置においては、接続用下地金属と接続用導体との界面において、接続用下地金属を除く上記の界面を含む周辺の領域のいずれかにフィラがあることが望ましい。
【0026】
接続用導体は非導電性樹脂によって接し囲まれているので、接合の際に接続用下地金属膜と接続用導体との間に介在しての周辺の接続用導体の中に、ある程度フィラが混入する。このような場合であっても、非導電性樹脂の拘束により接続用導体間の絶縁性は確保される。また、非導電性樹脂が設けられた絶縁回路基板の端子電極に非導電性樹脂を介して接続用導体を接合する工程をとる場合にも接続用導体にフィラが混入する。このような場合でも、上記の理由により接続用導体間の絶縁性は確保される。その結果、製造方法の多様性が確保され、半導体装置の製造コストを低減することが可能となる。さらにその他に、接続用導体として半田のような低融点材料を使用した場合でも、絶縁回路基板にソルダーレジスト膜を形成する必要がなく、低コスト化をはかることができる。
【0027】
上記の半導体装置は、トランスファーモールドによって覆われていることが望ましい。
【0028】
この結果、半導体基板を損傷することなくハンドリングすることができ、歩留りと信頼性の向上を確保することが可能となる。
【0029】
上記の半導体装置においては、接続用導体の材質が、半田、Au、Ag,Cu、Al、Bi、Zn、Sb、In、Pd、Si、またはこれらの合金であることが望ましい。
【0030】
上記の材質の接続用導体を用いることにより、電気抵抗を高めることなく、比較的低温域で接合することができる。なお、上記の「これらの合金」は、半田、Au、Ag,Cu、Al、Bi、Zn、Sb、In、Pd、およびSiのうちの1種以上を含めば、他の元素を含んでもよい。
【0031】
上記本発明に関連する半導体装置の製造方法においては、半導体基板の主表面上に電極パッドを形成する工程と、電極パッドおよび主表面の上に保護絶縁膜を形成する工程と、電極パッドに対応する保護絶縁膜の領域に開口部をあける工程と、開口部をふさぐように電極パッドと接続する接続用下地金属膜を保護絶縁膜の上に形成する工程と、絶縁回路基板の上に端子電極を形成する工程と、半導体基板に設けられた接続用下地金属膜と絶縁回路基板に設けられた端子電極とを電気的に導通する工程と、を備える半導体装置の製造方法であって、絶縁回路基板上に形成された端子電極と半導体基板上に形成された接続用下地金属膜との間を電気的に導通する接続用導体が、電気的導通工程の際、少なくともその接合がなされる部分の周囲を非導電性樹脂によって接して囲んだ状態で接合することにより、端子電極と接続用下地金属膜との間を電気的に導通する。
【0032】
このため、接続用導体は接合の際、接続用下地金属膜の上で濡れ広がり径を増すことがない。また、接続用導体が溶融しない固相接合の場合には、接続用導体に長さ方向に圧縮方向の応力が付加されても、非導電性樹脂の拘束により径が太くなりにくく、絶縁性が良好に保たれる。溶融が生じる場合、および固相接合の場合の両方において、接続用導体は接続用下地金属膜の周縁部を覆っていないので、その端部において一定以上にその径を増すことはできない。このような形状は接続用下地金属膜に接触する端部だけ径を細くしただけでは実現できず、接続用導体の全長にわたって径を一定限度以下にしなければ実現できない。上記の効果は、接続用下地金属膜の面積が接続用導体の端部よりも大きい限り、例えば、接続用導体と接続用下地金属膜との位置合わせのばらつきを考慮して、接続用下地金属膜の面積を接続用導体の端部の径よりも余裕をもって大きくした場合、またはその他の大きさの関係の場合において成り立つ。
【0033】
この結果、高集積化が進み、電極パッドピッチが狭くなっても絶縁性を確保することが可能となる。
【0034】
上記の半導体装置の製造方法においては、接続用導体の一方の端部を、電気的導通の工程より以前に絶縁回路基板上に形成された端子電極に予め接続する工程と、接続用導体が接続された状態の絶縁回路基板上に、接続用導体の周囲を接して囲むように非導電性樹脂を設ける工程とを備え、電気的導通の工程において、接続用導体の周囲を非導電性樹脂によって接して囲んだ状態で、半導体基板上に形成された接続用下地金属膜に、接続用導体の他方の端部を接合することが望ましい。
【0035】
上記の方法の採用により、比較的簡素な構成からなる絶縁回路基板に対して接続用導体のボンディングや非導電性樹脂の圧着等を施すので、信頼性と製品歩留りを確保して、絶縁性を損なわずに高集積化半導体装置を製造することができる。
【0036】
上記の半導体装置の製造方法においては、ある条件下では、接続用導体の一方の端部を、電気的導通の工程より以前に半導体基板上に形成された接続用下地金属膜に予め接続する工程と、接続用導体が接続された状態の半導体基板の上に、接続用導体の周囲を接して囲むように非導電性樹脂を設ける工程とを備え、電気的導通の工程において、接続用導体の周囲を非導電性樹脂によって接して囲んだ状態で、絶縁回路基板上に形成された端子電極に、接続用導体の他方の端部を接合することが望ましい。
【0037】
製造ラインによっては、またはその他の理由によっては、半導体基板の側に接続用導体を設けるほうが効率的である場合がある。このような場合、上記の方法を用いることにより、効率を向上させることができる。
【0038】
また、上記の半導体装置の製造方法においては、他の条件下では、接続用導体の一方の端部を、電気的導通の工程より以前に絶縁回路基板上に形成された端子電極に予め接続する工程と、接続用下地金属膜が形成された状態の半導体基板の上に非導電性樹脂を設ける工程とを備え、電気的導通の工程において、接続用導体の接合される他方の端部は、非導電性樹脂を排除しつつその周囲は非導電性樹脂によって接し囲まれた状態で、半導体基板上に形成された接続用下地金属膜に接合されることが望ましい。
【0039】
上記の方法により、他の条件下において、効率的に絶縁性に優れた接合部を有する絶縁回路基板に搭載された半導体装置を製造することができる。
【0040】
また、別の条件下においては、上記の半導体装置の製造方法は、接続用導体の一方の端部を、電気的導通の工程より以前に半導体基板上に形成された接続用下地金属膜に予め接続する工程と、端子電極が形成された状態の絶縁回路基板の上に非導電性樹脂を設ける工程とを備え、電気的導通の工程において、接続用導体の接合される他方の端部は、非導電性樹脂を排除しつつその周囲は非導電性樹脂によって接し囲まれた状態で、絶縁回路基板上に形成された端子電極に接合されることが望ましい。
【0041】
この結果、上記の別の条件下において、効率良く絶縁性に優れた接合部を有する半導体装置を得ることができる。
【0042】
さらに別の条件下においては、上記の半導体装置の製造方法は、絶縁回路基板を覆うように非導電性樹脂を設ける工程と、端子電極に対応する非導電性樹脂の領域を開口する工程と、非導電性樹脂の開口部に接続用導体を成膜技術により成膜して形成する工程と、を備え、電気的導通の工程において、絶縁回路基板の接続用導体の端部を半導体基板の接続用下地金属膜に接合することが望ましい。
【0043】
この結果、上記の工程を経ることにより接続用導体と非導電性樹脂が装着された絶縁回路基板を用いて、絶縁性に優れた接合部を有する絶縁回路基板に搭載された半導体装置を効率的に製造することができる。
【0044】
【発明の実施の形態】
次に、図を用いて本発明の実施の形態について説明する。
【0045】
(実施の形態1)
図1および図2は、実施の形態1における半導体装置の接続用導体と接続用下地金属との接合部付近の断面図である。半導体基板としてはシリコン単結晶基板を用いた。図1および2を参照して、上記の半導体装置における半導体基板1は、電極パッド2の部分に開口部16をあけられている保護絶縁膜3、4と、その開口部を覆う開口部より大きい接続用下地金属膜5を有し、塊状の接続用導体13を介して絶縁回路基板11の端子電極12と電気的に導通されている。半導体基板1と絶縁回路基板11との間の間隙は、非導電性樹脂14によって満たされている。図1に示す半導体装置においては、接続用導体13が接続用下地金属の開口部16に対応する領域6において接していない部分がある。これに対して、図2に示す半導体装置においては、接続用下地金属膜の開口部の外側の領域7において接続用導体13と接していない領域がある。
【0046】
上記の半導体装置においては、接続用導体は実装化時の接合によって濡れ広がって径を大きく増すことはない。また、接続用導体が溶融しない固相接合の場合には、接続用導体に長さ方向に圧縮方向の応力が付加されても、非導電性樹脂の拘束により径が太くなりにくく、絶縁性が良好に保たれる。溶融が生じる場合、および固相接合の場合の両方において、接続用導体は接続用下地金属膜の周縁部を覆っていないので、その端部において一定以上にその径を増すことはできない。このような形状は接続用下地金属膜に接触する端部だけ径を細くしただけでは実現できず、接続用導体の全長にわたって径を一定限度以下にしなければ実現できない。換言すれば、接続用導体の全長にわたって径を一定限度以下に細くすることによってはじめて、接続用下地金属膜の周縁部を覆わずに当該接続用下地金属膜と接合することが可能である。上記の効果は、接続用下地金属膜の面積が接続用導体の端部よりも大きい限り、例えば、接続用導体と接続用下地金属膜との位置合わせのばらつきを考慮して、接続用下地金属膜の面積を接続用導体の端部の径よりも余裕をもって大きくした場合、またはその他の大きさの関係の場合において成り立つ。
【0047】
この結果、各接続用導体の間の間隔は広く保たれ、接続用導体間の絶縁性が改善され、半導体装置の信頼性向上が確保される。
【0048】
上記の半導体装置は次に示す方法によって製造される。
まず、図3に示すように、半導体基板1の上に電極パッドとなる金属膜2がCVD(Chemical Vapor Deposition)法によって成膜される。次に、図3の構成の上にレジスト51がスピンコートにより塗布される(図4)。その後、露光およびエッチングにより、図5に示すように電極パッド2が形成された後、レジストが除去される(図6)。
【0049】
次いで、図6の構成の上にCVD法によりガラスコート3が施され、その上に感光性ポリイミド膜4がスピンコートにより塗布されて、保護絶縁膜が形成される(図7)。この後、図8に示すように、露光およびドライエッチングにより保護絶縁膜に開口部16があけられる。この後、図8の構成の上に接続用下地金属膜層5がPVD技術により成膜される(図9)。この後、図9の構成の上にレジストを形成した後、露光しエッチングを行い、図10に示すように接続用下地金属膜5を形成する。
【0050】
以上が半導体基板の製造方法である。次に絶縁回路基板の製造方法について説明する。
【0051】
まず、絶縁回路基板に端子電極を形成する金属膜からなる電極層をラミネート法またはめっき法により形成する。次いで、上記の構成の上にレジストを形成した後、露光してエッチングする。次いで、端子電極への接続用導体のボンディングを容易にするための金属膜をめっきすることにより端子電極を形成する。その端子電極の上に接続用導体をボンディングする。この接続用導体の上面部を除いて非導電性樹脂により、基板表面、接続用導体、端子電極端部等を覆い、絶縁回路基板を完成させる。
【0052】
接続用導体としては、はんだ、Au、その他を用いることができる。図11に示すように、接続用導体の形状は、断面積が2つに大別される2つの部分を持ち、大きい断面積の部分の側が、接合前に予め絶縁回路基板に形成され、小さい断面積の側が接続用下地金属側に配置されることが望ましい。既に述べたように、半導体基板側に接続用導体を形成したり、さらに非導電性樹脂を形成する場合もある。
とくに、小さい断面積の側が接続用下地金属側に配置されることにより、接続用下地金属膜と接続用導体との間に介在しがちな非導電性樹脂を排除して、接合前の絶縁回路基板の接続用導体の上端部の非導電性樹脂からの露出部分を大きくできる。その結果、接続用下地金属と接続用導体との接合性が向上し、歩留りや信頼性等の向上を図ることが可能となる。
【0053】
上記の半導体装置においては、非導電性樹脂はフィラ径の平均が1μm以下、またはフィラ径の最大値が5μm以下のフィラを含むことが望ましい。上記のフィラ径とすることにより、熱膨張率をシリコン等の半導体基板と同等にし、強度上昇も得たうえで、たとえ非導電性樹脂が介在しても、接続用下地金属膜と接続用導体との接合部の信頼性を損なうことはない。また、フィラの形状は半導体基板搭載時に接続用下地金属と接続用導体にフィラが挟まりにくいように、また、たとえ挟まっても応力が集中しにくいように球状であることが望ましい。
【0054】
(実施の形態2)
実施の形態2における半導体装置の断面図を図12に示す。図12において、接続用導体13はその断面積が大きい部分22を接続用下地金属膜5上に接し、断面積の小さい部分21を端子電極12に接続している。上記の構造の半導体装置においては、接続用導体13は半導体基板の側の接続用下地金属膜5の上に、予めボンディングされ形成されることが望ましい。
【0055】
図12に示す半導体装置の製造方法は、次の通りである。半導体基板の側の製造工程は、接続用下地金属膜を形成した段階の図10の構成までは共通している。この後、はんだ等からなる接続用導体を接続用下地金属膜5の上にボンディングする。接続用導体は断面積の大きさが2つの部分に大別されるものを使用するのが好ましく、この場合には、断面積が大きい部分を接続用下地金属膜の上にボンディングさせる。その後、非導電性樹脂14を接続用下地金属膜の周囲を覆うように、保護絶縁膜4および一部分の接続用下地金属膜の上に圧着する。
【0056】
一方、絶縁回路基板は、端子電極を形成した段階の構成のままとする。この後、半導体基板上に設けられた接続用導体13と絶縁回路基板上の端子電極12との位置対応をとり、両者を接合する。
【0057】
上記の半導体装置の構造により、製造方法の多様性を確保することができ、半導体基板に接続用導体や非導電性樹脂を設けるほうが能率が良い場合に、用いることができる。この場合、高集積化が進み電極パッド間隔が狭くなった半導体装置に対して、絶縁性を確保するために適用することが好ましいことは言うまでもない。
【0058】
なお、非導電性樹脂を半導体基板の側に設ける方法を説明したが、接続用導体のみを半導体基板の側に設け、非導電性樹脂は絶縁回路基板の側に設け、接合の際、接続用導体の上端部で非導電性樹脂を押しのけて、接続用導体と端子電極との接合を実現してもよい。
【0059】
(実施の形態3)
実施の形態3における半導体装置を図13に示す。図13を参照して、上記の半導体装置は、実施の形態1に示した半導体装置にさらにトランスファーモールドによって被覆されている。図13に示す構造は、図14に示すように高温高圧を印加されたエポキシ樹脂が射出成形装置により押し出され、次いで不用部分を切り落として成形される。その後、ポストベークを施し切断面の成形等を行う。
【0060】
上記のように、トランスファーモールド30によって被覆することにより、工場における半導体装置の製造、テスト、搬送時に、半導体基板への損傷なくハンドリングでき、また歩留り向上および高信頼性を確保することができる。
(実施の形態4)
実施の形態4における半導体装置を図15および16に示す。図15および16を参照して、本半導体装置においては、端子電極が接続用導体と接することができるように開口部をあけたソルダーレジスト31が設けられた絶縁回路基板を備えている。図15と16とはソルダーレジストの形状が相違し、図16に示すソルダーレジストの方が非導電性樹脂に及ぼす拘束は大きい。この構成により、さらに端子電極上に形成される接続用導体の形状に制限を課すことができる。さらに、非導電性樹脂との密着力が増し、歩留りおよび信頼性の向上を確保することが可能となる。
(実施の形態5)
実施の形態5における半導体装置を図17に示す。図17を参照して、本半導体装置においては、接続用下地金属膜と接続用導体との界面、または接続用下地金属膜近傍の接続用導体内にフィラが含まれている。半導体基板を絶縁回路基板に搭載する際、接続用下地金属膜と接続用導体との界面にある程度フィラを挟み込んでも、また、接続用導体が半田のように必要に応じて溶融し接合して接続用下地金属膜近傍の接続用導体内にある程度フィラが含まれてもよく、むしろ望ましい。実施の形態1と同様に、半導体基板と絶縁回路基板との間の間隙は予め非導電性樹脂で満たされているので、接続用導体の間の絶縁性は保たれ、高信頼性の実装半導体装置を得ることができる。また、接続用導体材料として、溶融材料を使用した場合でも、絶縁回路基板にレジスト膜を形成する必要がなく、低コスト化を図ることができる。
【0061】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むことが意図されている。
【0062】
【発明の効果】
本発明の半導体基板の接合方法により、高集積化のため狭くなった電極パッド間隔を有する半導体基板を、絶縁性を確保したうえで搭載することが可能となる。
【図面の簡単な説明】
【図1】 実施の形態1における第1の半導体装置の接合部周辺の断面図である。
【図2】 実施の形態1におけるその他の半導体装置の接合部周辺の断面図である。
【図3】 実施の形態1の半導体装置の電極パッド金属成膜時の構成を示す図である。
【図4】 レジスト膜塗布時の構成を示す図である。
【図5】 電極パッド金属膜エッチング後の構成を示す図である。
【図6】 レジスト除去後の構成を示す図である。
【図7】 保護絶縁膜を構成するガラスコートおよび感光性ポリイミド膜を塗布した後の構成を示す図である。
【図8】 保護絶縁膜をエッチングした後の構成を示す図である。
【図9】 図8の構成の上に接続用下地金属膜を成膜した後の構成を示す図である。
【図10】 接続用下地金属膜をエッチングして接続用下地金属を作製した段階の図である。
【図11】 実施の形態1におけるさらに別の半導体装置の接合部周辺の断面図である。
【図12】 実施の形態2における半導体装置を示す断面図である。
【図13】 トランスファーモールドに覆われた実施の形態3における半導体装置を示す断面図である。
【図14】 トランスファーモールドによる被覆方法を示す図である。
【図15】 ソルダーレジストを備えた実施の形態4における半導体装置を示す断面図である。
【図16】 実施の形態4におけるもう一つのソルダーレジストを備えた半導体装置を示す断面図である。
【図17】 接合箇所の周囲にフィラを有する実施の形態5における半導体装置を示す断面図である。
【図18】 従来の半導体装置を示す図である。
【符号の説明】
1 半導体基板、2 電極パッド、3,4 保護絶縁膜、5 接続用下地導体、6 開口部領域、7 非開口部領域、11 絶縁回路基板、12 端子電極、13 接続用導体、14 非導電性樹脂、15 フィラ、16 保護絶縁膜に設けた開口部、21 接続用導体の小断面積部分、22 接続用導体の大断面積部分、30 トランスファモールド、31 ソルダーレジスト、51 レジスト。
Claims (2)
- 半導体基板を、端子電極が形成された実装面に接合する半導体基板の接合方法であって、
前記半導体基板として、該半導体基板の表面に形成された電極パッドと、前記半導体基板の表面を覆い前記電極パッドの表面を開口する保護絶縁膜と、前記保護絶縁膜上に形成され、前記保護絶縁膜が前記電極パッドを開口する部分から前記電極パッドと接続する接続用下地金属膜とを有したものを準備し、
前記端子電極と前記半導体基板の接続用下地金属膜との間に半田を設け、該半田を溶融させることにより、前記接続用下地金属膜と前記端子電極とを接合し、
この接合を行なう前に、半導体基板の前記接続用下地金属膜を有した面上に非導電性樹脂が設けられるとともに、前記実装面の端子電極上には前記半田が設けられ、
前記半田の溶融により接合している間、前記半導体基板と前記実装面との間隙には前記非導電性樹脂が前記半田の周囲を接して囲むように設けられ、
その接合した後、前記接続用下地金属膜の外周縁を含む領域が前記半田に覆われていないことを特徴とする、半導体基板の接合方法。 - 半導体基板を、端子電極が形成された実装面に接合する半導体基板の接合方法であって、
前記半導体基板として、該半導体基板の表面に形成された電極パッドと、前記半導体基板の表面を覆い前記電極パッドの表面を開口する保護絶縁膜と、前記保護絶縁膜上に形成され、前記保護絶縁膜が前記電極パッドを開口する部分から前記電極パッドと接続する接続用下地金属膜とを有したものを準備し、
前記半導体基板を前記実装面に接合させる前に、前記実装面の端子電極上に半田が設けられると共に前記半田の周囲を接して囲むように前記実装面上に非導電性樹脂が形成されており、
前記非導電性樹脂が前記実装面上に半田の周囲を接して囲んだ状態で前記半導体基板の接続用下地金属膜に前記半田を接触させ溶融させることにより、前記接続用下地金属膜と前記端子電極とを接合し、
その接合した後、前記半導体基板と前記実装面との間隙は前記非導電性樹脂で充填されると共に前記接続用下地金属膜の外周縁を含む領域が前記半田に覆われていない
ことを特徴とする半導体基板の接合方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11046199A JP4121665B2 (ja) | 1999-04-19 | 1999-04-19 | 半導体基板の接合方法 |
US09/429,635 US6462425B1 (en) | 1999-04-19 | 1999-10-29 | Semiconductor device and manufacturing method thereof |
KR1019990064580A KR100323194B1 (ko) | 1999-04-19 | 1999-12-29 | 반도체장치 및 그 제조방법 |
TW089106210A TW451370B (en) | 1999-04-19 | 2000-04-05 | Semiconductor device and manufacturing method thereof |
DE10018126A DE10018126A1 (de) | 1999-04-19 | 2000-04-12 | Halbleitervorrichtung und zugehöriges Herstellungsverfahren |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11046199A JP4121665B2 (ja) | 1999-04-19 | 1999-04-19 | 半導体基板の接合方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000306951A JP2000306951A (ja) | 2000-11-02 |
JP4121665B2 true JP4121665B2 (ja) | 2008-07-23 |
Family
ID=14536309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11046199A Expired - Fee Related JP4121665B2 (ja) | 1999-04-19 | 1999-04-19 | 半導体基板の接合方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6462425B1 (ja) |
JP (1) | JP4121665B2 (ja) |
KR (1) | KR100323194B1 (ja) |
DE (1) | DE10018126A1 (ja) |
TW (1) | TW451370B (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6624500B2 (en) * | 2000-11-30 | 2003-09-23 | Kyocera Corporation | Thin-film electronic component and motherboard |
US7067916B2 (en) | 2001-06-20 | 2006-06-27 | International Business Machines Corporation | Extension of fatigue life for C4 solder ball to chip connection |
JP2003078006A (ja) * | 2001-09-04 | 2003-03-14 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
US6686665B1 (en) * | 2002-09-04 | 2004-02-03 | Zeevo, Inc. | Solder pad structure for low temperature co-fired ceramic package and method for making the same |
US8026128B2 (en) | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US7659633B2 (en) | 2004-11-10 | 2010-02-09 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
WO2005048311A2 (en) | 2003-11-10 | 2005-05-26 | Chippac, Inc. | Bump-on-lead flip chip interconnection |
USRE47600E1 (en) | 2003-11-10 | 2019-09-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
US8350384B2 (en) * | 2009-11-24 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming electrical interconnect with stress relief void |
US9029196B2 (en) | 2003-11-10 | 2015-05-12 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
US8574959B2 (en) | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
US20060216860A1 (en) | 2005-03-25 | 2006-09-28 | Stats Chippac, Ltd. | Flip chip interconnection having narrow interconnection sites on the substrate |
US20070105277A1 (en) | 2004-11-10 | 2007-05-10 | Stats Chippac Ltd. | Solder joint flip chip interconnection |
US8216930B2 (en) * | 2006-12-14 | 2012-07-10 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
US6943103B2 (en) * | 2004-01-29 | 2005-09-13 | Tawian Semiconductor Manufacturing Co., Ltd. | Methods for reducing flip chip stress |
US8841779B2 (en) | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
KR100699874B1 (ko) * | 2005-11-08 | 2007-03-28 | 삼성전자주식회사 | 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조 |
FR2919426B1 (fr) * | 2007-07-23 | 2009-12-11 | Commissariat Energie Atomique | Procede d'enrobage de deux elements hybrides entre eux au moyen d'un materiau de brasure |
US9806046B2 (en) * | 2014-03-13 | 2017-10-31 | Taiwan Semiconductor Manufacturing Co., Ltd | Semiconductor device structure and manufacturing method |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5421165A (en) * | 1977-07-18 | 1979-02-17 | Nec Corp | Semiconductor device |
JPS62194652A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体装置 |
JPS63311745A (ja) | 1987-06-15 | 1988-12-20 | Fujitsu Ltd | 半導体装置の製造方法 |
DE68927931T2 (de) * | 1989-07-26 | 1997-09-18 | Ibm | Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip |
US5422435A (en) * | 1992-05-22 | 1995-06-06 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
JP3278533B2 (ja) | 1994-07-28 | 2002-04-30 | 三菱電機株式会社 | 樹脂封止型半導体装置の製造方法 |
US5928458A (en) * | 1994-08-12 | 1999-07-27 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Flip chip bonding with non conductive adhesive |
US5633535A (en) * | 1995-01-27 | 1997-05-27 | Chao; Clinton C. | Spacing control in electronic device assemblies |
US5889326A (en) * | 1996-02-27 | 1999-03-30 | Nec Corporation | Structure for bonding semiconductor device to substrate |
JPH1084014A (ja) * | 1996-07-19 | 1998-03-31 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
WO1998028788A1 (en) * | 1996-12-24 | 1998-07-02 | Nitto Denko Corporation | Manufacture of semiconductor device |
-
1999
- 1999-04-19 JP JP11046199A patent/JP4121665B2/ja not_active Expired - Fee Related
- 1999-10-29 US US09/429,635 patent/US6462425B1/en not_active Expired - Fee Related
- 1999-12-29 KR KR1019990064580A patent/KR100323194B1/ko not_active IP Right Cessation
-
2000
- 2000-04-05 TW TW089106210A patent/TW451370B/zh not_active IP Right Cessation
- 2000-04-12 DE DE10018126A patent/DE10018126A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
US6462425B1 (en) | 2002-10-08 |
DE10018126A1 (de) | 2000-11-02 |
KR100323194B1 (ko) | 2002-02-19 |
JP2000306951A (ja) | 2000-11-02 |
TW451370B (en) | 2001-08-21 |
KR20000067849A (ko) | 2000-11-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060131 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080104 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080422 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140509 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
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|
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