JP2014192383A - 電子部品及び電子装置の製造方法 - Google Patents

電子部品及び電子装置の製造方法 Download PDF

Info

Publication number
JP2014192383A
JP2014192383A JP2013067388A JP2013067388A JP2014192383A JP 2014192383 A JP2014192383 A JP 2014192383A JP 2013067388 A JP2013067388 A JP 2013067388A JP 2013067388 A JP2013067388 A JP 2013067388A JP 2014192383 A JP2014192383 A JP 2014192383A
Authority
JP
Japan
Prior art keywords
solder
electronic component
terminal
layer
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013067388A
Other languages
English (en)
Inventor
Taiji Sakai
泰治 酒井
Nobuhiro Imaizumi
延弘 今泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013067388A priority Critical patent/JP2014192383A/ja
Publication of JP2014192383A publication Critical patent/JP2014192383A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】電子部品間の接続信頼性の向上を図る。
【解決手段】電子部品40は、電極部42a並びにその上に設けられた反応層42c及びバリア層42bを含む端子42を備える。反応層42cは、半田60と反応する材料部とされ、バリア層42bは、反応層42cの外側に設けられ、反応層42cよりも半田60の濡れ性が低い材料部とされる。電子部品40に端子42を設け、所定の熱処理を行うことで、電子部品50の端子52との間に設けられる半田60が、ボイドの発生及び未反応成分の残存が抑えられてIMC化され、端子42と端子52がIMC層63を介して接合される。
【選択図】図7

Description

本発明は、電子部品及び電子装置の製造方法に関する。
半導体素子と回路基板、半導体素子同士といった電子部品間を、互いの外部接続端子の電極部同士を接合し、電気的に接続する技術が知られている。電極部同士の接合に半田を用い、接合時に半田を溶融させ、電極部と半田の成分を含む化合物(金属間化合物)を形成する技術が知られている。
特開2009−21329号公報
半田を用いた電子部品間の電極部同士の接合において、電極部同士の接合部に、電極部と半田の成分を含む金属間化合物の形成によりボイドが発生したり、未反応の半田成分が残存したりすると、電子部品間の接続信頼性が低下する恐れがある。
本発明の一観点によれば、電極部と、前記電極部上に設けられ、半田と反応する第1材料部と、前記電極部上であって前記第1材料部の外側に設けられ、前記第1材料部よりも前記半田の濡れ性が低い第2材料部とを含む電子部品が提供される。
また、本発明の一観点によれば、第1電極部と、前記第1電極部上に設けられ、半田と反応する第1材料部と、前記第1電極部上であって前記第1材料部の外側に設けられ、前記第1材料部よりも前記半田の濡れ性が低い第2材料部とを含む第1電子部品を準備する工程と、第2電極部を含む第2電子部品を準備する工程と、前記第1電極部と前記第2電極部とを前記半田を用いて接合する工程とを含み、前記半田を用いて接合する工程は、前記半田が溶融する温度の熱処理により、少なくとも前記第1材料部と前記半田とを反応させて化合物を生成し、前記化合物を介して前記第1電極部と前記第2電極部とを接合する工程を含む電子装置の製造方法が提供される。
開示の技術によれば、接合する電極部間に均一性の良い金属間化合物を形成し、電子部品間の接続信頼性に優れる電子装置を実現することが可能になる。
電子部品の接合工程の一例を示す図である。 端子同士の接合例を示す図である。 熱処理後の接合部の一例を示す図である。 第1の実施の形態に係る電子部品の一例を示す図である。 第1の実施の形態に係る端子の形成方法の一例を示す図である。 第1の実施の形態に係る電子部品の別例を示す図である。 第1の実施の形態に係る電子部品の接合方法の一例を示す図である。 第2の実施の形態に係る端子の形成方法の一例を示す図である。 第3の実施の形態に係る電子部品の一例を示す図である。 第4の実施の形態に係る端子の形成方法の一例を示す図である。 第5の実施の形態に係る端子の形成方法の一例を示す図である。 第5の実施の形態に係る電子部品の接合方法の一例を示す図である。 第6の実施の形態に係る電子部品の一例を示す図である。 第7の実施の形態に係る電子部品の一例を示す図である。 第7の実施の形態に係る電子部品の接合方法の一例を示す図である。 第8の実施の形態に係る電子部品の接合方法の一例を示す図である。
図1は電子部品の接合工程の一例を示す図である。
図1には、接合する電子部品10と電子部品20とを、対向させ、位置合わせした状態の一例を示している。電子部品10には、例えば、半導体素子(半導体チップ)、半導体素子を含む半導体装置(半導体パッケージ)、回路基板(プリント基板、インターポーザ等)を用いることができる。電子部品20にも同様に、例えば、半導体チップ、半導体パッケージ、回路基板を用いることができる。
電子部品10は、本体部11、及び本体部11の一方の面(電子部品20と対向する面)に設けられた端子12を有している。端子12は、例えば、図1に示すように、本体部11上に複数設けられる。ここでは端子12として、本体部11上に設けられた電極部12a、及び電極部12a上に設けられたバリア層12bを含む端子を例示している。電極部12aは、例えば、ポスト状の突起電極とすることができる。電極部12aは、例えば、銅(Cu)又はCuを含む材料を用いて形成される。バリア層12bは、後述する半田30の拡散係数が電極部12aよりも小さい材料、例えば、ニッケル(Ni)又はNiを含む材料を用いて形成される。
電子部品20は、本体部21、及び本体部21の一方の面(電子部品10と対向する面)に設けられた端子22を有している。端子22は、例えば、図1に示すように、本体部21上の、電子部品10の端子12に対応する位置に、複数設けられる。ここでは端子22として、本体部21上に設けられた電極部22a、及び電極部22a上に設けられたバリア層22bを含む端子を例示している。電極部22aは、例えば、ポスト状の突起電極とすることができる。電極部22aは、例えば、Cu又はCuを含む材料を用いて形成される。バリア層22bは、後述する半田30の拡散係数が電極部22aよりも小さい材料、例えば、Ni又はNiを含む材料を用いて形成される。
図1の例では、電子部品20の端子22上(バリア層22b上)に半田30が設けられている。半田30には、例えば、錫(Sn)又はSnを含む半田が用いられる。
電子部品10と電子部品20を接合する際には、図1に示すように、端子12と、半田30が設けられた端子22とを対向させ、半田30が溶融する温度で熱処理を行い、電子部品20を電子部品10側に、又は電子部品10を電子部品20側に押圧する。このように熱処理及び押圧を行うことで、互いの端子12と端子22を接合する。
図2は端子同士の接合例を示す図である。
図2には、一対の端子12と端子22(図1のX部)の接合例を示している。接合の比較的初期の段階の一例を図2(A)及び図2(B)に、接合後の一例を図2(C)に、それぞれ示す。
接合の比較的初期の段階では、熱処理及び押圧が行われることで、図2(A)に示すように、端子12のバリア層12bと半田30の間に、それらの成分を含む化合物(金属間化合物(InterMetallic Compound;IMC))の層(IMC層)31aが形成される。同様に、端子22のバリア層22bと半田30の間には、それらの成分を含むIMC層32aが形成される。例えば、バリア層12bのNiと半田30のSnが反応し、IMC層31aとしてNi−Sn化合物が生成される。同様に、例えば、バリア層22bのNiと半田30のSnが反応し、IMC層32aとしてNi−Sn化合物が生成される。
熱処理及び押圧が続くと、IMC層31a及びIMC層32aの成長が進み、図2(B)に示すように、端子12の電極部12aと半田30の間、及び端子22の電極部22aと半田30の間に、それぞれIMC層31b及びIMC層32bが形成される。例えば、バリア層12bのNiと半田30のSnの反応が進んでIMC層31bとしてNi−Sn化合物が成長し、或いは更に電極部12aからCuが供給されてIMC層31bとしてCu−Ni−Sn化合物が生成される。同様に、例えば、バリア層22bのNiと半田30のSnの反応が進んでIMC層32bとしてNi−Sn化合物が成長し、或いは更に電極部22aからCuが供給されてIMC層32bとしてCu−Ni−Sn化合物が生成される。
バリア層12b及びバリア層22bは、電極部12a及び電極部22aの成分と、半田30の成分との反応を抑制する役割を果たす。端子12及び端子22にそれぞれバリア層12b及びバリア層22bを設けておくことで、比較的初期の段階における熱処理及び押圧の際、IMC層31a及びIMC層32a、IMC層31b及びIMC層32bが不均一な厚みで形成されるのを抑制する。
IMC層31b及びIMC層32bの形成後、更に熱処理及び押圧が続くと、IMC層31b及びIMC層32bの成長が進み、図2(C)に示すように、電極部12aと電極部22aの間にIMC層33が形成される。例えば、電極部12aからCuが供給されてIMC層31bが成長し、電極部22aのCuが供給されてIMC層32bが成長し、成長したこれらのIMC層31bとIMC層32bが一体となって、IMC層33が形成される。これにより、図2(C)に示すように、電極部12aと電極部22aがIMC層33を介して接合(IMCボンディング)された状態が得られる。
図2(A)や図2(B)のように、電極部12aと電極部22aが半田30を介して接合されている状態では、電極部12aと電極部22aの間を流れる電流によって半田30の成分が移動するエレクトロマイグレーションが発生し得る。このようなエレクトロマイグレーションが進行すると、電極部12aと電極部22aの接合部に残る半田30が減少していき、接合部に破断が生じる恐れがある。これに対し、電極部12aと電極部22aを図2(C)のようにIMC層33を介して接合すると、電極部12aと電極部22aの接合部を電流に対して安定な構造とすることができ、エレクトロマイグレーションの発生、それによる接合部の破断が抑制可能になる。
ところで、上記のようなIMCボンディング(図2(C))を実現するための一手法として、はじめに設ける半田30の厚みを薄く(半田30の量を少なく)することで、半田30を十分且つ効率的にIMC化する手法が考えられる。
一方、電子部品10に複数の端子12を形成する場合には、それらの端子12の本体部11からの高さにばらつきが生じる場合がある。同様に、電子部品20に複数の端子22を形成する場合には、それらの端子22の本体部21からの高さにばらつきが生じる場合がある。
このように端子12及び端子22に高さばらつきがある状態で、IMCボンディングのために、接合に用いる半田30の量を少なくすると、端子12と端子22の間に接合不良が発生する可能性がある。例えば、比較的高さの低い端子12と端子22の間には、半田30が少量であることで、未接合が発生する可能性がある。また、比較的高さの高い端子12と端子22の場合には、たとえ半田30が少量であっても、それらの端子12と端子22に挟まれた半田30が周囲に飛び出し、それが隣接接合部に達してショートを引き起こす可能性がある。
このような端子12及び端子22の高さばらつきに起因する接合不良を抑えるためには、所定量以上の半田30を用い、その半田30の厚みによって端子12及び端子22の高さばらつきを吸収する手法が有効になる。
しかし、端子12と端子22の間に設ける半田30の量が多くなると、その分、上記のようなIMCボンディング(図2(C))を実現するために、より長時間の熱処理が必要になる。例えば、電極部12aと電極部22aの間にIMC層33を形成するのに、数時間といった長時間の熱処理を行うことを要する場合がある。
また、図3は熱処理後の接合部の一例を示す図である。
端子12と端子22を半田30で接合した後の熱処理では、接合部内で半田30がIMC化の反応に多く消費された箇所に、図3に示すようなボイド35が発生する場合がある。また、接合部内で半田30のIMC化の反応が進まなかった箇所には、図3に示すような半田30の未反応成分36が残存する場合がある。このようなボイド35の発生、未反応成分36の残存は、端子12及び端子22と半田30の成分の拡散、反応が不均一である場合や、端子12と端子22を半田30で接合した後の熱処理が不十分である場合に、起こり易くなる。
ボイド35の発生、未反応成分36の残存は、端子12と端子22の接合強度の低下、エレクトロマイグレーションに対する寿命の低下を引き起こし、電子部品10と電子部品20の接続信頼性を低下させる要因となり得る。
以上のような点に鑑み、ここでは、ボイドの発生や未反応成分の残存を抑えて均一性良くIMCを形成し、端子間をIMCボンディングする手法について説明する。
まず、第1の実施の形態について説明する。
図4は第1の実施の形態に係る電子部品の一例を示す図である。図4(A)は第1の実施の形態に係る電子部品の一例の要部平面模式図、図4(B)は図4(A)のL−L断面模式図である。
図4(A)及び図4(B)に示す電子部品40は、本体部41、及び本体部41上に設けられた端子42を有している。電子部品40は、半導体チップ、半導体パッケージ、回路基板等であって、このような電子部品40の本体部41上に端子42が設けられている。端子42は、本体部41上に設けられた電極部42aと、電極部42a上に設けられたバリア層42b及び反応層42cを有している。尚、図4(A)及び図4(B)には、便宜上、1つの端子42を図示するが、本体部41上には、複数の端子42が形成され得る。
電極部42aは、電子部品40の本体部41に形成されている電極パッドや配線パターン等の導電部41a上に設けられている。電極部42aは、例えば、ポスト状の突起電極とすることができる。電極部42aは、例えば、電極部42aの本体部41からの突出方向先端側から見た形状が円形状又は略円形状とされる。電極部42aは、例えば、Cu又はCuを含む材料を用いて形成される。また、電極部42aは、金(Au)又はAuを含む材料、銀(Ag)又はAgを含む材料、Ni又はNiを含む材料、タングステン(W)又はWを含む材料を用いて形成することもできる。ここで例示する電極部42aには、図4(B)に示すように、その上面の中央部に、所定深さの凹部43aが設けられている。
バリア層42bは、電極部42aの上面に設けられている。この例では、図4(B)に示すように、凹部43aが設けられた電極部42aの上面に沿ってバリア層42bが設けられ、バリア層42bにもその中央部に、所定深さの凹部43bが設けられている。バリア層42bは、後述する半田60の拡散係数が電極部42a及び反応層42cよりも小さく、半田60の濡れ性が反応層42cよりも低い材料、例えば、Ni又はNiを含む材料を用いて形成される。また、バリア層42bは、クロム(Cr)又はCrを含む材料を用いて形成することもできる。
反応層42cは、バリア層42bの上面であって、その中央部の凹部43bに設けられている。この例では、図4(B)に示すように、反応層42cにも、所定深さの凹部43cが設けられている。反応層42cは、後述する半田60と反応し、半田60の拡散係数がバリア層42bよりも大きく、半田60の濡れ性がバリア層42bよりも高い材料、例えば、Au又はAuを含む材料を用いて形成される。また、反応層42cは、Cu又はCuを含む材料、Sn又はSnを含む材料を用いて形成することもできる。
このように電子部品40の端子42は、電極部42aの上にバリア層42b及び反応層42cが設けられ、上面に反応層42cとその外側(端子42の上面の外周部)に設けられたバリア層42bとが露出する構造を有している。
このような構造を有する端子42は、例えば、次のようにして形成される。
図5は第1の実施の形態に係る端子の形成方法の一例を示す図である。図5(A)〜図5(D)には、第1の実施の形態に係る端子形成の各工程の要部断面を模式的に図示している。
まず、図5(A)に示すように、端子42を形成する基板40Aを準備する。基板40Aには、1つ又は複数の電子部品40の本体部41が形成されている。即ち、基板40A自体が1つの電子部品40の本体部41である場合(例えば回路基板等)や、基板40A内に複数の電子部品40の本体部41が含まれている場合(例えば複数の半導体チップが形成されるウェハ等)がある。尚、基板40Aに複数の電子部品40の本体部41が含まれる場合には、各本体部41への端子42の形成後、個々の電子部品40に個片化される。
基板40A上には、例えば、複数の端子42が形成される。ここでは便宜上、1つの端子42に着目し、その形成方法の一例を説明する。
準備された基板40A上に、図5(A)に示すように、シード層71、及び基板40Aの所定位置(本体部41に設けられた導電部41aの位置)に対応する開口部70aを有するレジスト70を形成する。レジスト70は、スピンコート法、スプレー法等を用いて形成することができる。このレジスト70をマスクにした電解メッキにより、レジスト70の開口部70a内に電極部42aを形成する。
ここでは、電極部42aの上面の中央部に凹部43aが形成されるように、電解メッキを行う。凹部43aを有する電極部42aは、電解メッキ時のメッキ液の濃度、メッキ液に添加する添加剤の種類、基板40Aに対するメッキ液の流通方向や流速、メッキ時間、通電の電流密度等、メッキ条件を適宜調整することで、形成することができる。電極部42aの高さ、その凹部43aの深さは、メッキ条件、レジスト70の厚みで調整することができる。例えば、メッキ条件等を調整し、高さが約20μm〜30μmで、凹部43aの深さが約5μmといったCuの電極部42aを形成することができる。
凹部43aを有する電極部42aの形成後は、図5(B)に示すように、バリア層42b及び反応層42cを順に形成する。バリア層42b及び反応層42cは、電解メッキにより電極部42a上に積層し、形成することができる。凹部43aを有する電極部42aに積層されるバリア層42b及び反応層42cには、それぞれ凹部43b及び凹部43cが形成される。例えば、約3μmの厚みでNiのバリア層42bを形成し、約0.1μmの厚みでAuの反応層42cを形成することができる。尚、バリア層42b及び反応層42cは、電解メッキのほか、無電解メッキにより形成することもできる。
電極部42a、バリア層42b及び反応層42cの積層構造42Aの形成後は、図5(C)に示すように、その積層構造42Aの切削加工を行う。切削加工は、切削加工後の積層構造42Aの中央部では反応層42cが残り、外周部では反応層42cが除去されてバリア層42bが露出するような位置(図5(C)に点線で示すような位置)で、行う。このような切削加工には、例えば、ダイヤモンドバイト72を用いることができる。電極部42aに凹部43aを設け、その上にバリア層42bを形成し、そこに凹部43bを設け、その凹部43bを含むバリア層42b上に反応層42cを設けていることで、切削加工後の上面には、反応層42cとその外側に設けられたバリア層42bとが露出する。
切削加工後は、図5(D)に示すように、レジスト70を除去し、レジスト70の除去後に露出するシード層71をエッチングにより除去する。これにより、基板40A上に端子42が形成される。この端子42が形成された基板40Aを電子部品40とし、或いは、端子42が形成された基板40Aを個々の電子部品40に個片化する。
図6は第1の実施の形態に係る電子部品の別例を示す図である。図6には、第1の実施の形態に係る電子部品の一例の要部断面を模式的に図示している。
端子42のバリア層42bの表面には、図6に示すように、酸化膜42bbが形成されていてもよい。酸化膜42bbは、自然酸化膜として形成されるもののほか、酸化処理によって形成されたものであってもよい。
続いて、上記のような端子42を有する電子部品40と、他の電子部品との接合について説明する。
図7は第1の実施の形態に係る電子部品の接合方法の一例を示す図である。図7(A)〜図7(C)には、第1の実施の形態に係る電子部品接合の各工程の要部断面を模式的に図示している。
まず、図7(A)に示すように、上記のような端子42を有する電子部品40、及びこの電子部品40と接合する電子部品50を準備する。
電子部品50は、本体部51、及び本体部51上に設けられた端子52を有している。端子52は、本体部51上に設けられた電極部52a、及び電極部52a上に設けられたバリア層52bを含む。電極部52aは、例えば、Cu又はCuを含む材料を用いて形成される。バリア層52bは、半田60の拡散係数が電極部52aよりも小さい材料、例えば、Ni又はNiを含む材料を用いて形成される。電子部品50の端子52は、電子部品40の端子42に対応する位置に、設けられている。
このような電子部品50の端子52のバリア層52b上に、半田60が設けられている。半田60には、例えば、Sn、又はSnを含む半田、例えば、錫−銀(Sn−Ag)、錫−銀−銅(Sn−Ag−Cu)、錫−銅(Sn−Cu)、錫−鉛(Sn−Pb)、錫−ビスマス(Sn−Bi)、錫−亜鉛(Sn−Zn)等が用いられる。半田60は、電子部品50に設けられる端子52、及びこれと接合される電子部品40に設けられる端子42の高さばらつきを、接合時に吸収できる程度の量(厚み)で設けられる。
尚、電子部品50の端子52及び半田60は、電子部品40の端子42と同様に、本体部51の所定位置に電解メッキにより形成することができる。図7(A)に示すような丸みを帯びた半田60は、電解メッキ後の半田に熱処理を施すことで得られる。
電子部品40及び電子部品50には、それぞれ複数の端子42及び端子52が形成され得るが、ここでは便宜上、接合する一対の端子42及び端子52に着目し、電子部品40と電子部品50の接合方法の一例を説明する。
準備した電子部品40と電子部品50を、フリップチップボンダー等を用い、図7(A)に示すように対向させ、互いの端子42と端子52の位置合わせを行う。そして、図7(A)の状態から、半田60の融点以上の温度で熱処理を行いながら、電子部品50を電子部品40側に押圧する。この時の熱処理は、酸素等の酸化性ガスを含む雰囲気(酸化性雰囲気)200、例えば大気中で行う。
酸化性雰囲気200での熱処理及び押圧を行うことで、図7(B)に示すように、電子部品40の端子42と電子部品50の端子52が半田60を介して接合される。その際、電子部品40の端子42側では、反応層42cの成分(例えばAu)と半田60の成分(例えばSn)が反応し、更に反応層42c下のバリア層42bの成分(例えばNi)が反応し、IMC層61aが形成される。尚、IMC層61aには、更に電極部42aの成分(例えばCu)が含まれてもよい。電子部品50の端子52側では、バリア層52bの成分(例えばNi)と半田60の成分(例えばSn)が反応し、IMC層61bが形成される。尚、IMC層61bには、更に電極部52aの成分(例えばCu)が含まれてもよい。
図7(B)には、一対の端子42(電極部42a及びバリア層42b)と端子52(電極部52a及びバリア層52b)の半田60を介した接合状態の一例を図示するが、電子部品40及び電子部品50には、それぞれ複数の端子42及び端子52が設けられ得る。所定量の半田60を用いることで、電子部品40が備える複数の端子42の高さばらつき、電子部品50が備える複数の端子52の高さばらつきを吸収し、接合を行うことができる。
図7(B)のように端子42と端子52が半田60を介して接合される状態において、端子42の外周部にあるバリア層42bの表面には、酸化膜42bbが形成されている。この酸化膜42bbは、酸化性雰囲気200での熱処理の際に形成される場合のほか、酸化性雰囲気200での熱処理前に自然酸化膜として形成されている場合がある。酸化膜42bb上の半田60の濡れ性は低く、そのため、端子42と半田60の接合部の外側に、このように酸化膜42bbが形成されたバリア層42bが存在することで、その接合部より外側への半田60の流出が抑制される。また、半田60を介した接合に先立ち、上記図7(A)のように端子42の反応層42cに凹部43cを設けておくことで、半田60の流出がより一層抑制される。
上記のように酸化性雰囲気200で熱処理及び押圧を行い、半田60を介した端子42と端子52の接合を行う際には、半田60の表面に酸化膜が形成され得る。このように半田60の表面に酸化膜が形成されるような場合には、接合時に、次のような方法を用い、半田60の表面の酸化膜による接合不良を抑制することができる。例えば、電子部品40側を1μm〜3μmといった振幅で動かすことで、半田60の表面に形成された酸化膜を破り、半田60を反応層42cに濡れ易くさせる。或いは、フラックスを用いて半田60の表面に形成された酸化膜を除去することで、半田60を反応層42cに濡れ易くさせる。尚、このようにフラックスを用いても、酸化性雰囲気200で熱処理及び押圧を行う場合には、半田60のバリア層42b上への濡れ広がりは抑制される。
上記のような酸化性雰囲気200での熱処理及び押圧を行い、半田60を介して端子42と端子52を接合した後は、図7(C)に示すように、還元性ガスを含む雰囲気(還元性雰囲気)210で、熱処理を行う。還元性雰囲気210としては、蟻酸、酢酸等の有機酸のガスを含む雰囲気、水素ガスを含む雰囲気を用いることができる。
例えば、上記のように酸化性雰囲気200で接合した電子部品40及び電子部品50(図7(B))を、還元性雰囲気210での処理が可能なチャンバー内にセットし、そのチャンバー内を真空引きした後、還元性ガスを導入する。還元性ガスに蟻酸ガスを用いる場合であれば、蟻酸溶液に窒素ガスをバブリングして発生させた蟻酸ガスをチャンバー内に導入する。この時のチャンバー内は、例えば、600Torr程度の減圧雰囲気とする。また、還元性ガスに水素ガスを用いる場合であれば、水素ガスを、窒素ガス等の不活性ガスと混合し、チャンバー内に導入する。
チャンバー内への還元性ガスの導入後は、端子42と端子52を接合している半田60(図7(B))の融点以上にチャンバー内の温度を上昇させ、熱処理を行う。
還元性雰囲気210で熱処理を行うと、図7(B)に示したバリア層42bの表面の酸化膜42bbが還元され、端子42と端子52の間にあった半田60が、図7(C)に示すように、端子42の外周部の、還元されたバリア層42b上に濡れ広がるようになる。半田60がバリア層42b上に濡れ広がることで、端子52が端子42側に引き寄せられ、それにより、端子42と端子52が近接し、それらの間に存在する半田60の量が減少する。
このように端子42と端子52の間の半田60が減少すると共に、熱処理によるIMC化が進行する。即ち、端子42側では、バリア層42bと半田60の成分の反応が進み、或いは更に電極部42aの成分も拡散して反応が進んで、図7(B)に示したIMC層61aが成長する。端子52側では、バリア層52bと半田60の成分の反応が進み、或いは更に電極部52aの成分も拡散して反応が進んで、図7(B)に示したIMC層61bが成長する。成長したこれらのIMC層61aとIMC層61bが一体となって、図7(C)に示すようなIMC層63が形成される。
尚、図7(C)には、端子52のバリア層52bがIMC層63の形成に消費された場合の構造を例示したが、バリア層52bは、電極部52a上(電極部52aとIMC層63の間)に残っていてもよい。また、図7(C)には、端子42の、端子52と対向する部位のバリア層42bが、IMC層63の形成に消費された場合の構造を例示したが、この部位のバリア層42bは、電極部42a上(電極部42aとIMC層63の間)に残っていてもよい。また、図7(C)には、端子42の外周部のバリア層42b上に流出した半田60がそのまま残存している状態を例示したが、バリア層42b上に流出した半田60は、バリア層42b等と反応してIMCになっていてもよい。
上記のように、還元性雰囲気210での熱処理により、端子42の中央部から外周部のバリア層42b上に半田60が流れ、端子52が端子42に近接し、それらに挟まれた領域の半田60が減少する。そのため、端子42と端子52の間には、このような還元性雰囲気210での熱処理を行わずにIMC化する場合に比べて、短時間でIMC層63を形成することができる。更に、端子42と端子52に挟まれた領域の半田60が減少していることで、比較的短時間の熱処理で、端子42と端子52の間に、ボイドの発生や半田60の未反応成分の残存を抑えて、均一性の良いIMC層63を形成することができる。
上記のような手法を用いることにより、端子42及び端子52の高さばらつきを吸収し得る量の半田60を用いた場合でも、端子42と端子52の間に均一性の良いIMC層63を効率的に形成することができる。これにより、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置80を実現することができる。
尚、上記の端子42によれば、大気中等の酸化性雰囲気200での熱処理で、端子52と端子42の中央部(端子52に対向する部位)との間に半田60が留まるようになる。これにより、端子52と端子42の中央部との間で、それらの成分と半田60の成分との不均一な拡散、反応を抑えてIMC化を進行させ、端子52と端子42の中央部とを均一性良くIMC接合することが可能になる。
また、端子42と端子52を同等の平面サイズとした場合には、接合初期の段階で半田60が端子42を覆うようになる。このような場合でも、バリア層42b又は酸化膜42bbが形成されたバリア層42bとこれを覆う半田60との反応を抑え、端子52と端子42の中央部との間でIMC化を優先的に進行させ、端子52と端子42とを均一性良くIMC接合することが可能になる。
次に、第2の実施の形態について説明する。
ここでは、端子の形成方法の変形例を、第2の実施の形態として説明する。
図8は第2の実施の形態に係る端子の形成方法の一例を示す図である。図8(A)〜図8(E)には、第2の実施の形態に係る端子形成の各工程の要部断面を模式的に図示している。
まず、図8(A)に示すように、端子42を形成する基板40Aを準備する。尚、基板40Aには、1つ又は複数の電子部品40の本体部41が形成されているものとし、基板40Aに複数の本体部41が含まれる場合には、各本体部41への端子42の形成後、個々の電子部品40に個片化される。基板40A上には、例えば、複数の端子42が形成される。ここでは便宜上、1つの端子42に着目し、その形成方法の一例を説明する。
準備された基板40A上に、図8(A)に示すように、シード層71、及び基板40Aの所定位置(本体部41に設けられた導電部41aの位置)に対応する開口部70aを有するレジスト70を形成する。レジスト70は、スピンコート法等を用いて形成することができる。このレジスト70をマスクにした、例えばCuの電解メッキにより、レジスト70の開口部70a内に、所定高さの電極部42aを形成する。この電解メッキの段階では、電極部42aの上面の中央部に、上記のような凹部43aを設けることを要しない。
電極部42aの形成後、図8(B)に示すように、電極部42aの上面の中央部にレーザー76を照射し、凹部43aを形成する。レーザー76には、例えば、エキシマレーザー等、その波長が200nm前後のものを用いる。このようなレーザー76を用いると、電極部42aに与えられる熱ダメージが比較的少なく、微小なスポットで効率的に凹部43aを形成することができる。
このようにして電極部42aに凹部43aを形成した後、図8(C)に示すように、電極部42a上にバリア層42b及び反応層42cを順に形成する。バリア層42b及び反応層42cは、例えばNiの電解メッキ及びAuの電解メッキにより、それぞれ所定厚みで積層し形成することができる。凹部43aを有する電極部42aに積層されるバリア層42b及び反応層42cには、それぞれ凹部43b及び凹部43cが形成される。尚、バリア層42b及び反応層42cは、無電解メッキにより形成することもできる。
電極部42a、バリア層42b及び反応層42cの積層構造42Aの形成後は、図8(D)に点線で示すような位置で、ダイヤモンドバイト72を用いて切削加工を行う。
切削加工後は、図8(E)に示すように、レジスト70を除去し、レジスト70の除去後に露出するシード層71をエッチングにより除去する。これにより、反応層42cとその外側に設けられたバリア層42bが上面に露出する端子42が、基板40A上に形成される。この端子42が形成された基板40Aを電子部品40とし、或いは、端子42が形成された基板40Aを個々の電子部品40に個片化する。
このようにして形成される端子42を有する電子部品40を用い、上記図7に例示したような方法で他の電子部品50との接合を行うことで、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置80を実現することができる。
次に、第3の実施の形態について説明する。
図9は第3の実施の形態に係る電子部品の一例を示す図である。図9には、第3の実施の形態に係る電子部品の一例の要部断面を模式的に図示している。
上記第1及び第2の実施の形態では、電子部品40の端子42の上面に、凹部43cを有する反応層42cを設けた構造を例示したが、反応層42cには、図9に示すように、凹部を設けない構造とすることもできる。
この図9に示すような反応層42cを有する端子42は、上記第1及び第2の実施の形態で述べたような方法(図5及び図8)の例に従って形成することができる。図9のような端子42を形成する場合には、例えば、バリア層42b上に積層する反応層42c(図5(B)及び図8(C))を、より厚く形成する。或いは、電極部42aの凹部43a(図5(A)及び図8(B))及びバリア層42bの凹部43b(図5(B)及び図8(C))を、より浅く形成する。バリア層42b上に積層する反応層42cを、このように形成することで、その後の切削加工により、積層構造42Aの中央部にその外周部のバリア層42bと同じ高さの反応層42cを形成することができる。
このようにして形成される端子42を有する電子部品40を用いた場合にも、上記図7に例示したような方法で他の電子部品50との接合を行うことで、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置80を実現することができる。
次に、第4の実施の形態について説明する。
ここでは、端子の形成方法の別例を、第4の実施の形態として説明する。
図10は第4の実施の形態に係る端子の形成方法の一例を示す図である。図10(A)〜図10(E)には、第4の実施の形態に係る端子形成の各工程の要部断面を模式的に図示している。
まず、図10(A)に示すように、端子42を形成する基板40Aを準備する。準備された基板40A上に、図10(A)に示すように、シード層71、及び基板40Aの所定位置(本体部41に設けられた導電部41aの位置)に対応する開口部70aを有するレジスト70を形成する。このレジスト70をマスクにした、例えばCuの電解メッキにより、開口部70a内に、凹部43aを有する電極部42aを形成する。次いで、図10(A)に示すように、形成した電極部42a上に、例えばNiの電解メッキにより、凹部43bを有するバリア層42bを形成する。尚、バリア層42bは、無電解メッキにより形成することもできる。
バリア層42bの形成後、図10(B)に示すように、その凹部43bにフラックス73を設ける。フラックス73は、例えば、インクジェット法によりバリア層42bの凹部43bに塗布する。尚、フラックス73には、無洗浄フラックスを用いることが好ましい。
バリア層42bの凹部43bにフラックス73を設けた後、図10(C)に示すように、半田マイクロボール等の半田ボール74を、そのフラックス73を設けた凹部43bに設ける。半田ボール74には、Sn又はSnを含む半田を用いることができる。
半田ボール74を設けた後、その半田ボール74を熱処理によって溶融させることで、図10(D)に示すように、凹部43bに半田74aが設けられた構造を得る。尚、凹部43bでは、バリア層42bの成分(例えばNi)と半田74aの成分(例えばSn)との反応が生じてもよい。
尚、図10(B)のようにフラックス73を設けた凹部43bには、半田ボール74のほか、半田ペーストを設けることもできる。例えば、フラックス73を設けた凹部43bに、インクジェット法により半田ペーストを設ける。半田ペーストを熱処理によって溶融させることで、同様に、凹部43bに半田74aが設けられた構造を得ることができる。
半田74aを設けた後は、図10(E)に示すように、レジスト70を除去し、レジスト70の除去後に露出するシード層71をエッチングにより除去し、端子42を形成する。この端子42が形成された基板40Aを電子部品40とし、或いは、端子42が形成された基板40Aを個々の電子部品40に個片化する。
このような方法により、上面の外周部にバリア層42bが露出し、その中央部に半田74a(或いは半田74aの成分を含むIMC)が露出する端子42が形成される。このような方法で得られる端子42の、半田74a(或いはIMC)が、上記反応層42cとして機能する。
このようにして形成される端子42を有する電子部品40を用いた場合にも、上記図7に例示したような方法で他の電子部品50との接合を行うことで、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置80を実現することができる。
次に、第5の実施の形態について説明する。
ここでは、端子の形成方法の更に別の例を、第5の実施の形態として説明する。
図11は第5の実施の形態に係る端子の形成方法の一例を示す図である。図11(A)〜図11(E)には、第5の実施の形態に係る端子形成の各工程の要部断面を模式的に図示している。
まず、図11(A)に示すように、端子42を形成する基板40Aを準備する。準備された基板40A上に、図11(A)に示すように、シード層71、及び基板40Aの所定位置(本体部41に設けられた導電部41aの位置)に対応する開口部70aを有するレジスト70を形成する。レジスト70は、スピンコート法等を用いて形成することができる。このレジスト70をマスクにした、例えばCuの電解メッキにより、開口部70a内に、所定高さの電極部42a(凹部43aを有しない電極部42a)を形成する。
電極部42aの形成後、図11(B)に示すように、レジスト75を形成する。レジスト75は、スプレー法等を用いて形成することができる。次いで、形成したレジスト75に対し露光及び現像を行い、図11(C)に示すように、電極部42aの上面の外周部が露出する開口部75aを形成する。
開口部75aの形成後は、図11(D)に示すように、レジスト75をマスクにした、例えばNiの電解メッキにより、開口部75aの電極部42a上に、所定厚みのバリア層42bを形成する。尚、バリア層42bは、無電解メッキにより形成することもできる。
バリア層42bの形成後は、図11(E)に示すように、レジスト75及びレジスト70を除去し、レジスト70の除去後に露出するシード層71をエッチングにより除去する。これにより、電極部42aとバリア層42bが上面に露出する端子42が、基板40A上に形成される。この端子42が形成された基板40Aを電子部品40とし、或いは、端子42が形成された基板40Aを個々の電子部品40に個片化する。
続いて、図11のような方法で形成される端子42を有する電子部品40と、他の電子部品50との接合について説明する。
図12は第5の実施の形態に係る電子部品の接合方法の一例を示す図である。図12(A)〜図12(C)には、第5の実施の形態に係る電子部品接合の各工程の要部断面を模式的に図示している。
まず、図11のような方法で形成される端子42を有する電子部品40、及びこの電子部品40と接合する電子部品50を準備する。電子部品50は、本体部51、及び本体部51上に設けられた端子52を有している。端子52は、本体部51上に設けられた電極部52a、及び電極部52a上に設けられたバリア層52bを含む。端子52のバリア層52b上に、複数の端子42の高さばらつき及び複数の端子52の高さばらつきを吸収し得る量の半田60が設けられている。
ここでは便宜上、接合する一対の端子42及び端子52に着目し、電子部品40と電子部品50の接合方法の一例を説明する。
準備した電子部品40と電子部品50を、図12(A)に示すように対向させ、互いの端子42と端子52の位置合わせを行う。そして、半田60の融点以上の温度で熱処理を行いながら、電子部品50を電子部品40側に押圧する。この時の熱処理は、大気中等の酸化性雰囲気200で行う。
酸化性雰囲気200での熱処理及び押圧を行うことで、図12(B)に示すように、電子部品40の端子42と電子部品50の端子52が半田60を介して接合される。その際、電子部品40の端子42側では、電極部42aの成分(例えばCu)と半田60の成分(例えばSn)が反応し、或いは更にバリア層42bの成分(例えばNi)が反応し、IMC層61aが形成される。電子部品50の端子52側では、バリア層52bの成分(例えばNi)と半田60の成分(例えばSn)が反応し、IMC層61bが形成される。尚、IMC層61bには、更に電極部52aの成分(例えばCu)が含まれてもよい。
酸化性雰囲気200での熱処理及び押圧の際、端子42の外周部には酸化膜42bbが形成されたバリア層42bが存在するため、端子42の外周部への半田60の流出が抑制される。尚、酸化膜42bbは、上記のように、酸化性雰囲気200での熱処理の際に形成され、或いは、酸化性雰囲気200での熱処理前に自然酸化膜として形成される。また、酸化性雰囲気200での熱処理及び押圧の際には、半田60の表面に形成される酸化膜を、電子部品40の振動やフラックスの使用により除去し、接合不良を抑制するようにしてもよい。
上記のような酸化性雰囲気200での熱処理及び押圧を行い、半田60を介して端子42と端子52を接合した後は、図12(C)に示すように、還元性雰囲気210で、熱処理を行う。還元性雰囲気210としては、蟻酸、酢酸等の有機酸のガスを含む雰囲気、水素ガスを含む雰囲気を用いることができる。
還元性雰囲気210で熱処理を行うと、図12(B)に示したバリア層42bの表面の酸化膜42bbが還元され、図12(C)に示すように、その還元されたバリア層42b上に半田60が濡れ広がるようになる。半田60がバリア層42b上に濡れ広がることで、端子52が端子42側に引き寄せられ、それにより、端子42と端子52が近接し、それらの間に存在する半田60の量が減少する。
このように端子42と端子52の間の半田60が減少すると共に、熱処理によるIMC化が進行する。即ち、端子42側では、電極部42aと半田60の成分の反応が進み、或いは更にバリア層42bの成分も拡散して反応が進んで、図12(B)に示したIMC層61aが成長する。端子52側では、バリア層52bと半田60の成分の反応が進み、或いは更に電極部52aの成分も拡散して反応が進んで、図12(B)に示したIMC層61bが成長する。成長したこれらのIMC層61aとIMC層61bが一体となって、図12(C)に示すようなIMC層63が形成される。
尚、図12(C)には、端子52のバリア層52bがIMC層63の形成に消費された場合の構造を例示したが、バリア層52bは、電極部52a上(電極部52aとIMC層63の間)に残っていてもよい。また、図12(C)には、端子42の外周部のバリア層42b上に流出した半田60がそのまま残存している状態を例示したが、バリア層42b上に流出した半田60は、バリア層42b等と反応してIMCになっていてもよい。
この図12のような方法によれば、端子42及び端子52の高さばらつきを吸収し得る量の半田60を用いても、端子42と端子52の間に、還元性雰囲気210での熱処理を行わずにIMC化する場合に比べ、短時間で均一性の良いIMC層63が形成可能になる。
図11のような方法で形成される端子42では、その上面の中央部に露出する電極部42aの部位が、上記反応層42cと同様の役割を果たす。このような端子42を有する電子部品40を用いた場合にも、図12に例示したような方法で他の電子部品50との接合を行うことで、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置90を実現することができる。
尚、この第5の実施の形態で述べるような端子42のバリア層42bは、必ずしも導電性を有していることを要しない。バリア層42bが導電性を有していなくても、IMC層63を介して電極部42aと電極部52aが接合され、電気的な接続が行える。後述する第6及び第7の実施の形態に係る端子42のバリア層42bについても同様である。
次に、第6の実施の形態について説明する。
図13は第6の実施の形態に係る電子部品の一例を示す図である。図13には、第6の実施の形態に係る電子部品の一例の要部断面を模式的に図示している。
上記第5の実施の形態では、電子部品40の端子42を、その外周部にバリア層42bを設け、その中央部に電極部42aを露出させる構造を例示したが、端子42の中央部には、図13に示すように、Au等の反応層42cを設けることもできる。
図13に示す端子42は、電極部42aの上面の外周部にバリア層42bが設けられ、その上面の中央部に反応層42cが設けられた構造を有している。反応層42cは、Au等を用いて形成することができる。
この図13のような端子42は、例えば、上記図11(A)〜図11(D)の工程を行った後、レジスト75を除去し、外周部のバリア層42bを覆うレジストを形成し、中央部に電解メッキ等により反応層42cを形成することで、得ることができる。或いは、図11(A)の工程で、電極部42aの上面に反応層42cを形成する。この場合は、続く図11(B)〜図11(D)の工程を行うと、電極部42aの外周部には反応層42cとバリア層42bの積層体が形成されるようになる。
図13のような端子42を有する電子部品40を用いた場合にも、上記図12に例示したような方法で他の電子部品50との接合を行うことで、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置90を実現することができる。
次に、第7の実施の形態について説明する。
図14は第7の実施の形態に係る電子部品の一例を示す図である。図14には、第7の実施の形態に係る電子部品の一例の要部断面を模式的に図示している。
図14に示す電子部品40は、外周部にバリア層42bが露出し、中央部に電極部42aが露出する端子42を有している。端子42の上面に露出するバリア層42bの表面には、凹凸43dが設けられている。尚、凹凸43dは、バリア層42bと電極部42aの双方の表面に設けられていてもよい。
この図14に示すようなバリア層42bの凹凸43dは、例えば、上記図11(A)〜図11(D)の工程を行った後、バリア層42bに対してアルゴン(Ar)プラズマを照射することで、形成することができる。或いは、上記図11(A)〜図11(D)の工程を行ってレジスト75を除去した後、又は上記図11(A)〜図11(E)の工程を行った後、バリア層42b及び電極部42aに対してArプラズマを照射することで、形成することができる。或いはまた、図11(D)の工程で電解メッキによりバリア層42bを形成する際、その電流密度等のメッキ条件を調整することで、凹凸43dを有するバリア層42bを形成することもできる。
続いて、図14のような端子42を有する電子部品40と、他の電子部品50との接合について説明する。
図15は第7の実施の形態に係る電子部品の接合方法の一例を示す図である。図15(A)〜図15(C)には、第7の実施の形態に係る電子部品接合の各工程の要部断面を模式的に図示している。
ここでは便宜上、接合する一対の端子42及び端子52に着目し、電子部品40と電子部品50の接合方法の一例を説明する。
準備した電子部品40と電子部品50を、図15(A)に示すように対向させ、互いの端子42と端子52の位置合わせを行う。そして、大気中等の酸化性雰囲気200で、端子52側に設けた半田60の融点以上の温度で熱処理を行いながら、電子部品50を電子部品40側に押圧する。
酸化性雰囲気200での熱処理及び押圧を行うことで、図15(B)に示すように、電子部品40の端子42と電子部品50の端子52が半田60を介して接合される。その際、電子部品40の端子42側にはIMC層61aが形成され、電子部品50の端子52側にはIMC層61bが形成される。酸化性雰囲気200での熱処理及び押圧の際、端子42の外周部には酸化膜42bbが形成されたバリア層42bが存在するため、端子42の外周部への半田60の流出が抑制される。
その後、図15(C)に示すように、蟻酸ガス、酢酸ガス、水素ガス等を含む還元性雰囲気210で、熱処理を行う。還元性雰囲気210で熱処理を行うと、図15(B)に示したバリア層42bの表面の酸化膜42bbが還元され、図15(C)に示すように、その還元されたバリア層42b上に半田60が濡れ広がるようになる。更に、この図15(C)に示すバリア層42bには、その表面に凹凸43dが設けられているため、毛細管現象によって半田60がバリア層42b上に濡れ広がり易くなっている。
半田60がバリア層42b上に濡れ広がることで、端子52が端子42側に引き寄せられ、それにより、端子42と端子52が近接し、それらの間に存在する半田60の量が減少する。このように端子42と端子52の間の半田60が減少すると共に、熱処理によるIMC化が進行し、IMC層63が形成される。
尚、図15(C)には、端子52のバリア層52bがIMC層63の形成に消費された場合の構造を例示したが、バリア層52bは、電極部52a上(電極部52aとIMC層63の間)に残っていてもよい。また、図15(C)には、端子42の外周部のバリア層42b上に流出した半田60がそのまま残存している状態を例示したが、バリア層42b上に流出した半田60は、バリア層42b等と反応してIMCになっていてもよい。
この図15のような方法によれば、端子42及び端子52の高さばらつきを吸収し得る量の半田60を用いても、端子42と端子52の間に、還元性雰囲気210での熱処理を行わずにIMC化する場合に比べ、短時間で均一性の良いIMC層63が形成可能になる。図14のような端子42を有する電子部品40を用いた場合にも、図15に例示したような方法で他の電子部品50との接合を行うことで、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置90aを実現することができる。
尚、この第7の実施の形態で述べたような凹凸43dは、第1〜第4の実施の形態、及び第6の実施の形態で述べた端子42のバリア層42bの表面、又はバリア層42bと電極部42aの表面にも、同様に設けることができる。
以上、電子部品40の端子42の構造例、及び電子部品40と電子部品50の接合について説明した。
尚、以上の説明では、主に電子部品40の端子42の構造例について述べたが、それと接合する電子部品50の端子に、端子42と同様の構造を採用することもできる。電子部品50に端子42を設けた例を、第8の実施の形態として説明する。
図16は第8の実施の形態に係る電子部品の接合方法の一例を示す図である。図16(A)〜図16(C)には、第8の実施の形態に係る電子部品接合の各工程の要部断面を模式的に図示している。
図16には一例として、電子部品40及び電子部品50の双方に、同じ構造の端子42(ここでは上記第1の実施の形態で述べた端子42)を設けた場合の接合工程を示している。
電子部品50の、端子42の凹部43cに、予め半田60が設けられている。例えば、凹部43cに半田ボールを搭載し、熱処理を行うことで、半田60を設ける。この時、反応層42cと半田60が反応してIMC層が形成されてもよい。
電子部品40と電子部品50を、図16(A)に示すように対向させ、互いの端子42の位置合わせを行う。そして、酸化性雰囲気200で、半田60の融点以上の温度で熱処理を行いながら、電子部品50を電子部品40側に押圧する。
酸化性雰囲気200での熱処理及び押圧を行うことで、図16(B)に示すように、電子部品40の端子42側にIMC層61aが形成され、電子部品50の端子42側にIMC層61bが形成される。電子部品40及び電子部品50の端子42の外周部には酸化膜42bbが形成されたバリア層42bが存在するため、端子42の外周部への半田60の流出が抑制される。
その後、図16(C)に示すように、還元性雰囲気210で熱処理を行い、酸化膜42bbを還元し、電子部品40及び電子部品50のバリア層42b上に半田60を濡れ広がらせる。これにより、電子部品40の端子42と電子部品50の端子42が近接し、それらの間に存在する半田60の量が減少すると共に、熱処理によるIMC化が進行し、IMC層63が形成される。
電子部品40及び電子部品50の双方に端子42を設けることで、端子42同士をより一層近接させ、半田60の量を減少させて、短時間で均一性の良いIMC層63を形成することが可能になる。この図16に示したような方法で電子部品40と電子部品50の接合を行うことで、高い信頼性で接合された電子部品40及び電子部品50を備える電子装置80aを実現することができる。
ここでは電子部品40と電子部品50に上記第1の実施の形態で述べた構造の端子42を設けた場合を例示したが、電子部品40と電子部品50には、上記第2〜第7の実施の形態で述べた端子42を設けることもできる。電子部品40と電子部品50には、同じ構造の端子42を設けることができるほか、異なる構造の端子42を設けることもできる。
尚、以上の説明において、端子42のバリア層42b上の酸化膜42bbは、酸化性雰囲気200の熱処理で形成され、或いはその熱処理前に自然酸化膜として形成されるものとしたが、接合前の電子部品40に別途酸化処理を行って形成しておくこともできる。
また、以上説明した端子42の、バリア層42b及び反応層42cの材料としては、半田の拡散係数及び濡れ性が所定の条件を満足すれば、例示したもの以外の材料(金属材料に限らず、また、導電材料に限らない)を用いることもできる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
(付記1) 電極部と、
前記電極部上に設けられ、半田と反応する第1材料部と、
前記電極部上であって前記第1材料部の外側に設けられ、前記第1材料部よりも前記半田の濡れ性が低い第2材料部と
を含むことを特徴とする電子部品。
(付記2) 前記第2材料部の表面に酸化物が設けられていることを特徴とする付記1に記載の電子部品。
(付記3) 前記第2材料部の表面に凹凸が設けられていることを特徴とする付記1又は2に記載の電子部品。
(付記4) 前記第1材料部は、前記第2材料部の上面よりも低い位置にある上面を含むことを特徴とする付記1乃至3のいずれかに記載の電子部品。
(付記5) 第1電極部と、前記第1電極部上に設けられ、半田と反応する第1材料部と、前記第1電極部上であって前記第1材料部の外側に設けられ、前記第1材料部よりも前記半田の濡れ性が低い第2材料部とを含む第1電子部品を準備する工程と、
第2電極部を含む第2電子部品を準備する工程と、
前記第1電極部と前記第2電極部とを前記半田を用いて接合する工程と
を含み、
前記半田を用いて接合する工程は、前記半田が溶融する温度の熱処理により、少なくとも前記第1材料部と前記半田とを反応させて化合物を生成し、前記化合物を介して前記第1電極部と前記第2電極部とを接合する工程を含むことを特徴とする電子装置の製造方法。
(付記6) 前記熱処理は、第1条件で行う第1熱処理と、前記第1熱処理後に第2条件で行う第2熱処理とを含むことを特徴とする付記5に記載の電子装置の製造方法。
(付記7) 前記第1条件は、酸化性雰囲気であり、前記第2条件は、還元性雰囲気であることを特徴とする付記6に記載の電子装置の製造方法。
(付記8) 前記第1熱処理では、前記半田を介した前記第1電極部と前記第2電極部との接合部の外側に前記第2材料部が露出し、
前記第2熱処理では、前記半田が前記第2材料部上に濡れ広がり、前記第1電極部と前記第2電極部とが近接することを特徴とする付記7に記載の電子装置の製造方法。
(付記9) 前記第2材料部の表面に酸化物が設けられていることを特徴とする付記5乃至8のいずれかに記載の電子装置の製造方法。
(付記10) 前記第2材料部の表面に凹凸が設けられていることを特徴とする付記5乃至9のいずれかに記載の電子装置の製造方法。
(付記11) 第1電極部を含む第1電子部品を準備する工程と、
第2電極部を含む第2電子部品を準備する工程と、
前記第1電極部と前記第2電極部とを半田を用いて接合する工程と
を含み、
前記半田を用いて接合する工程は、
第1条件で第1熱処理を行う工程と、
前記第1熱処理後に第2条件で第2熱処理を行う工程と
を含むことを特徴とする電子装置の製造方法。
(付記12) 前記第1条件は、酸化性雰囲気であり、前記第2条件は、還元性雰囲気であることを特徴とする付記11に記載の電子装置の製造方法。
(付記13) 前記第2熱処理では、前記第1熱処理時よりも、前記第1電極部と前記第2電極部とが近接することを特徴とする付記12に記載の電子装置の製造方法。
10,20,40,50 電子部品
11,21,41,51 本体部
12,22,42,52 端子
12a,22a,42a,52a 電極部
12b,22b,42b,52b バリア層
30,60,74a 半田
31a,31b,32a,32b,33,61a,61b,63 IMC層
35 ボイド
36 未反応成分
40A 基板
41a 導電部
42bb 酸化膜
42c 反応層
42A 積層構造
43a,43b,43c 凹部
43d 凹凸
70,75 レジスト
70a,75a 開口部
71 シード層
72 ダイヤモンドバイト
73 フラックス
74 半田ボール
76 レーザー
80,80a,90,90a 電子装置
200 酸化性雰囲気
210 還元性雰囲気

Claims (10)

  1. 電極部と、
    前記電極部上に設けられ、半田と反応する第1材料部と、
    前記電極部上であって前記第1材料部の外側に設けられ、前記第1材料部よりも前記半田の濡れ性が低い第2材料部と
    を含むことを特徴とする電子部品。
  2. 前記第2材料部の表面に酸化物が設けられていることを特徴とする請求項1に記載の電子部品。
  3. 前記第2材料部の表面に凹凸が設けられていることを特徴とする請求項1又は2に記載の電子部品。
  4. 第1電極部と、前記第1電極部上に設けられ、半田と反応する第1材料部と、前記第1電極部上であって前記第1材料部の外側に設けられ、前記第1材料部よりも前記半田の濡れ性が低い第2材料部とを含む第1電子部品を準備する工程と、
    第2電極部を含む第2電子部品を準備する工程と、
    前記第1電極部と前記第2電極部とを前記半田を用いて接合する工程と
    を含み、
    前記半田を用いて接合する工程は、前記半田が溶融する温度の熱処理により、少なくとも前記第1材料部と前記半田とを反応させて化合物を生成し、前記化合物を介して前記第1電極部と前記第2電極部とを接合する工程を含むことを特徴とする電子装置の製造方法。
  5. 前記熱処理は、第1条件で行う第1熱処理と、前記第1熱処理後に第2条件で行う第2熱処理とを含むことを特徴とする請求項4に記載の電子装置の製造方法。
  6. 前記第1条件は、酸化性雰囲気であり、前記第2条件は、還元性雰囲気であることを特徴とする請求項5に記載の電子装置の製造方法。
  7. 前記第1熱処理では、前記半田を介した前記第1電極部と前記第2電極部との接合部の外側に前記第2材料部が露出し、
    前記第2熱処理では、前記半田が前記第2材料部上に濡れ広がり、前記第1電極部と前記第2電極部とが近接することを特徴とする請求項6に記載の電子装置の製造方法。
  8. 第1電極部を含む第1電子部品を準備する工程と、
    第2電極部を含む第2電子部品を準備する工程と、
    前記第1電極部と前記第2電極部とを半田を用いて接合する工程と
    を含み、
    前記半田を用いて接合する工程は、
    第1条件で第1熱処理を行う工程と、
    前記第1熱処理後に第2条件で第2熱処理を行う工程と
    を含むことを特徴とする電子装置の製造方法。
  9. 前記第1条件は、酸化性雰囲気であり、前記第2条件は、還元性雰囲気であることを特徴とする請求項8に記載の電子装置の製造方法。
  10. 前記第2熱処理では、前記第1熱処理時よりも、前記第1電極部と前記第2電極部とが近接することを特徴とする請求項9に記載の電子装置の製造方法。
JP2013067388A 2013-03-27 2013-03-27 電子部品及び電子装置の製造方法 Pending JP2014192383A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013067388A JP2014192383A (ja) 2013-03-27 2013-03-27 電子部品及び電子装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013067388A JP2014192383A (ja) 2013-03-27 2013-03-27 電子部品及び電子装置の製造方法

Publications (1)

Publication Number Publication Date
JP2014192383A true JP2014192383A (ja) 2014-10-06

Family

ID=51838367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013067388A Pending JP2014192383A (ja) 2013-03-27 2013-03-27 電子部品及び電子装置の製造方法

Country Status (1)

Country Link
JP (1) JP2014192383A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017139333A (ja) * 2016-02-03 2017-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2018160603A (ja) * 2017-03-23 2018-10-11 株式会社デンソー はんだ接合体およびその製造方法
US10115703B2 (en) 2015-03-17 2018-10-30 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0364925A (ja) * 1989-07-26 1991-03-20 Internatl Business Mach Corp <Ibm> 集積回路チツプ実装構造及びその形成方法
JPH1187403A (ja) * 1997-09-09 1999-03-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001203230A (ja) * 2000-01-18 2001-07-27 Sony Corp 半田バンプ形成方法
JP2002026188A (ja) * 2000-07-13 2002-01-25 Nec Yamagata Ltd ボールグリッドアレイ型半導体装置の製造方法
JP2003303842A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
JP2006294949A (ja) * 2005-04-13 2006-10-26 Tamura Seisakusho Co Ltd 電極構造体及び突起電極並びにこれらの製造方法
JP2007012826A (ja) * 2005-06-29 2007-01-18 Nippon Inter Electronics Corp 電極構造
WO2007138922A1 (ja) * 2006-05-29 2007-12-06 Nec Corporation 電子部品、半導体パッケージ及び電子機器
JP2009218280A (ja) * 2008-03-07 2009-09-24 Toshiba Corp 半導体装置
JP2010161206A (ja) * 2009-01-08 2010-07-22 Fujitsu Ltd 接合方法及びリフロー装置
JP2011054652A (ja) * 2009-08-31 2011-03-17 Toppan Printing Co Ltd 半導体装置及びその製造方法
JP2011187792A (ja) * 2010-03-10 2011-09-22 Toppan Printing Co Ltd 半導体パッケージおよび半導体パッケージの製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0364925A (ja) * 1989-07-26 1991-03-20 Internatl Business Mach Corp <Ibm> 集積回路チツプ実装構造及びその形成方法
JPH1187403A (ja) * 1997-09-09 1999-03-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001203230A (ja) * 2000-01-18 2001-07-27 Sony Corp 半田バンプ形成方法
JP2002026188A (ja) * 2000-07-13 2002-01-25 Nec Yamagata Ltd ボールグリッドアレイ型半導体装置の製造方法
JP2003303842A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
JP2006294949A (ja) * 2005-04-13 2006-10-26 Tamura Seisakusho Co Ltd 電極構造体及び突起電極並びにこれらの製造方法
JP2007012826A (ja) * 2005-06-29 2007-01-18 Nippon Inter Electronics Corp 電極構造
WO2007138922A1 (ja) * 2006-05-29 2007-12-06 Nec Corporation 電子部品、半導体パッケージ及び電子機器
JP2009218280A (ja) * 2008-03-07 2009-09-24 Toshiba Corp 半導体装置
JP2010161206A (ja) * 2009-01-08 2010-07-22 Fujitsu Ltd 接合方法及びリフロー装置
JP2011054652A (ja) * 2009-08-31 2011-03-17 Toppan Printing Co Ltd 半導体装置及びその製造方法
JP2011187792A (ja) * 2010-03-10 2011-09-22 Toppan Printing Co Ltd 半導体パッケージおよび半導体パッケージの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10115703B2 (en) 2015-03-17 2018-10-30 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
US10720410B2 (en) 2015-03-17 2020-07-21 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
JP2017139333A (ja) * 2016-02-03 2017-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2018160603A (ja) * 2017-03-23 2018-10-11 株式会社デンソー はんだ接合体およびその製造方法

Similar Documents

Publication Publication Date Title
JP6572673B2 (ja) 電子装置及び電子装置の製造方法
US20030193094A1 (en) Semiconductor device and method for fabricating the same
JP2011003765A (ja) 半導体装置の製造方法
KR101594220B1 (ko) 전자 부품, 전자 장치의 제조 방법 및 전자 장치
US20100105173A1 (en) Method of producing semiconductor device provided with flip-chip mounted semiconductor element
JP5035134B2 (ja) 電子部品実装装置及びその製造方法
JP2014192383A (ja) 電子部品及び電子装置の製造方法
JP5885135B2 (ja) 加熱溶融処理方法および加熱溶融処理装置
JP2007059485A (ja) 半導体装置、基板及び半導体装置の製造方法
JP3400408B2 (ja) フリップチップ実装方法
US8252677B2 (en) Method of forming solder bumps on substrates
JP4890835B2 (ja) 半導体装置の製造方法
JP6191121B2 (ja) 電子部品、電子部品の製造方法及び電子装置の製造方法
JP2012190939A (ja) 半導体装置およびその製造方法
JP6702108B2 (ja) 端子構造、半導体装置、電子装置及び端子の形成方法
JP6423147B2 (ja) 電力用半導体装置およびその製造方法
KR100896127B1 (ko) 솔더가 코팅된 전해 도금 범프 및 이를 사용하는 플립칩접합 방법
JP4940758B2 (ja) はんだボール、半導体装置及びはんだボールの製造方法
JP4590783B2 (ja) はんだボールの形成方法
US20220262754A1 (en) Sintering a nanoparticle paste for semiconductor chip join
KR100825780B1 (ko) 레이저 솔더링을 이용한 리드프레임형 적층패키지의 제조방법
JPH11307585A (ja) 半導体装置
Bajwa et al. Fluxless Bonding Via In-Situ Oxide Reduction
JP2007059763A (ja) 半導体装置の製造方法
JP6379650B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170605

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170815