JP3965476B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3965476B2 JP3965476B2 JP2002263945A JP2002263945A JP3965476B2 JP 3965476 B2 JP3965476 B2 JP 3965476B2 JP 2002263945 A JP2002263945 A JP 2002263945A JP 2002263945 A JP2002263945 A JP 2002263945A JP 3965476 B2 JP3965476 B2 JP 3965476B2
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- emitter
- transistor
- formation region
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、少なくともバイポーラトランジスタとMOS電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法に関する。
【0002】
【従来の技術】
バイポーラトランジスタとCMOS電界効果トランジスタ(以下、「MOS電界効果トランジスタ」を単に「MOSトランジスタ」と称する。)とを備えたBiCMOSは、バイポーラトランジスタの高速性とCMOSトランジスタの高集積度および低電力性とを併せ持つ回路として広く用いられている。
【0003】
BiCMOS回路の従来例としては、図10に示す構造が挙げられる。この図は、BiCMOS回路の部分断面図であって、金属配線形成前の状態を示している。この例では、素子分離酸化膜14で分離された各素子領域内に、バイポーラトランジスタBとCMOSトランジスタMが形成されている。
バイポーラトランジスタBは、シリコン基板1上に埋め込みN+ 層11とNウエル12を設け、このNウエル12にセレクティブリー・インプランテッド・コレクタ(以下、「SIC」と略称する。)法により形成されたコレクタ31と、Nウエル12上に形成されたベース(ベース領域)17と、ベース17のコレクタ31の真上に形成されたエミッタ(エミッタ拡散層)62とからなる。また、エミッタ62に接触するエミッタ電極91Aが形成されている。
【0004】
CMOSトランジスタMを構成するPMOSトランジスタとNMOSトランジスタは同一基板面に形成されているが、図10の断面ではNMOSトランジスタのみが示される。このNMOSトランジスタM1がPウエル15に形成され、図示されないPMOSトランジスタは図示されないNウエルに形成されている。
この図10に示す構造の半導体装置は、図11に示すように、バイポーラトランジスタBについてはベース領域17の形成工程までが終了し、CMOSトランジスタMについては全工程が終了した後に、CMOSトランジスタMを保護膜78で保護した状態で、バイポーラトランジスタB形成工程を続行することによって製造されている。図11は前記状態で、保護膜78の上に、エミッタ形成領域に対応する開口部25aを有するレジストパターン25を形成した状態を示す。
【0005】
ここで、CMOSトランジスタMを形成する際には、チャネル形成領域に対するしきい値電圧調整のためにイオン注入を行った後、このイオンを活性化させるための熱処理を行う。また、ゲート電極92Aの形成時にも、減圧CVD法で形成した多結晶シリコン膜に対してイオン注入を行った後、このイオンを活性化させるための熱処理を行う。ソース・ドレインの形成時にも、ソース・ドレイン領域に打ち込まれたイオンを活性化させる熱処理を行う。さらに、チャネリング防止のための保護酸化膜を形成するための熱処理を行うこともある。
【0006】
そして、図11に示すように、前記状態でエミッタ形成領域に対応する開口部25aから、保護膜78、シリコン酸化膜22、およびベース領域17を介して、Nウエル12内にSIC法によりリンイオン(P+ )をイオン注入する。これにより、図12に示すように、エミッタ形成領域の真下にコレクタ31が形成される。
【0007】
次に、このレジストパターン25を利用して、その開口部25aに対応する保護膜78およびシリコン酸化膜22の部分をエッチングすることにより、図12に示すように、ベース領域17の開口部25aに対応する部分(エミッタ形成領域の上面17b)を露出させる。
次に、このレジストパターン25を除去した後、図12に示すように、多結晶シリコン膜79を形成する。これにより、ベース領域17の露出面と、保護膜78の上に多結晶シリコン膜79が形成される。この状態で、多結晶シリコン膜79の全体に砒素イオン(As+ )をイオン注入する。次に、例えば温度を850〜1100℃程度に保持する熱処理を行うことにより、多結晶シリコン膜79にイオン注入された砒素イオンを、ベース領域17上部のコレクタ31の真上の部分に拡散させる。これにより、前記部分にエミッタ拡散層62が形成される(図10参照)。
【0008】
次に、この多結晶シリコン膜79上に、エミッタ電極91Aの形状に対応させたレジストパターンを形成し、エッチング工程を行うことにより、多結晶シリコン膜79および保護膜78のエミッタ電極91A以外の部分を除去する。これにより、図10に示すように、エミッタ電極91Aが形成され、CMOSトランジスタMのゲート電極92Aが露出する。また、エミッタ拡散層62の外縁部において、エミッタ電極91Aとシリコン酸化膜22との間に、保護膜78の一部78bが残る。
なお、BiCMOS回路の製造方法の従来例としては、上記方法(第1の方法)以外に、例えば下記の各特許文献に記載の方法が挙げられる。
【0009】
【特許文献1】
特開平13−203287号公報
【特許文献2】
特開平13−244275号公報
【特許文献3】
特開平13−267432号公報
【0010】
【発明が解決しようとする課題】
上記第1の方法では、CMOSトランジスタの形成工程終了後にバイポーラトランジスタのコレクタの形成以降の工程(エミッタ拡散のための熱処理工程を含む工程)を行っている。そのため、CMOSトランジスタは、CMOSトランジスタの形成工程で上述の各種熱処理が施された後に、エミッタ拡散のための熱処理によってさらに熱に晒されることになる。
【0011】
ここで、エミッタ拡散のための熱処理はバイポーラトランジスタの電気的特性に対応させた条件で行われるため、上記第1の方法でBiCMOS回路を製造すると、CMOSトランジスタの形成工程終了後に行われる前記熱処理によって、CMOSトランジスタの電気的特性が変化することになる。
本発明は、少なくともバイポーラトランジスタとMOSトランジスタとを一つの基板上に形成する半導体装置の製造方法において、上記従来技術の課題を解決できる方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記課題を解決するために、本発明は、バイポーラトランジスタとMOS電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法において、MOS電界効果トランジスタのチャネル形成領域に対するしきい値電圧調整のための不純物添加とゲート酸化膜形成が行われ、バイポーラトランジスタのベースが形成され、このベースのエミッタ形成領域を露出させた状態の基板上に、多結晶シリコン膜を形成する第1の工程と、前記多結晶シリコン膜に不純物を添加する第2の工程と、前記多結晶シリコン膜に添加された不純物を前記エミッタ形成領域に拡散させてエミッタを形成する熱処理を行う第3の工程と、を備え、前記チャネル形成領域にしきい値電圧調整のために添加した不純物を活性化させるために必要な熱処理の一部を、前記第3の工程のエミッタ拡散のための熱処理(第2の熱処理)と同時に行い、この第2の熱処理で足りない分の熱処理を、前記第2の工程の前に第1の熱処理として行うことを特徴とする半導体装置の製造方法を提供する。
【0013】
本発明の半導体装置の製造方法として、前記チャネル形成領域にしきい値電圧調整のために添加した不純物を活性化させるための熱処理条件を、単独でMOS電界効果トランジスタを形成する場合と同じ条件とし、この条件と同じ温度で第1の熱処理と第2の熱処理を行い、この条件と同じ時間を、第1の熱処理と第2の熱処理の熱処理時間の合計値とする方法がある。
前記エミッタ形成領域とは、ベース領域の一部であって後工程で不純物を拡散させてエミッタとなる領域を指す。
【0014】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図1〜9は、本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
図1に示すように、先ず、表面酸化後のシリコン基板1上のバイポーラトランジスタ形成領域に、埋め込みN+ 層11とその上のNウエル12を形成する。
【0015】
埋め込みN+ 層11は、例えば以下の方法で形成できる。先ず、加速エネルギー70KeV、ドーズ量2.0×1014cm-2の条件で、砒素イオン(As+ )をイオン注入した後、1100℃で20分間アニールを行い、その上部に抵抗率10Ωcm程度のP型シリコンを、1.5μm程度の厚さでエピタキシャル成長させる。
【0016】
Nウエル12は、例えば、加速エネルギー320KeV、ドーズ量6.0×1012cm-2の条件で、リンイオン(P+ )をイオン注入した後、1100℃で120分間アニールを行うことによって形成できる。
次に、LOCOS法により、素子形成領域に薄いシリコン酸化膜13を残し、素子分離領域に厚い(厚さ300nmの)シリコン酸化膜(素子分離酸化膜)14を形成する。
【0017】
次に、NMOS形成領域にPウエル15を形成し、PMOS形成領域(図示されない)にNウエルを形成する。Nウエルは、例えば、加速エネルギー320KeV、ドーズ量1.0×1013cm-2の条件で、リンイオン(P+ )をイオン注入することによって形成できる。NMOS形成用のPウエル15は、例えば、加速エネルギー200KeV、ドーズ量1.0×1013cm-2の条件で、ホウ素イオン(B+ )をイオン注入することによって形成できる。
【0018】
次に、NMOSトランジスタのPウエル15のチャネル形成領域(および図示されないPMOSトランジスタのNウエルのチャネル形成領域)に、Vth(しきい値電圧)調整用のイオン注入を行う。これにより、Vth調整領域16を形成する。このイオン注入はVthの設定値に応じた条件で行われる。注入イオンとしては、例えば二フッ化ホウ素イオン(BF2 + )が使用できる。イオン注入条件は、例えば、加速エネルギー40KeVとし、ドーズ量はNMOSの場合に5.0×1012cm-2程度、PMOSの場合に1.5×1013cm-2程度とする。
【0019】
次に、Nウエル12のベース形成領域12aに対して、薄いシリコン酸化膜13を介してイオン注入を行う。このイオン注入は、例えば、二フッ化ホウ素イオン(BF2 + )を用い、加速エネルギー50KeV、ドーズ量5.0×1013cm-2の条件で行うことができる。なお、Nウエル12のベース形成領域12a内に注入されたイオンは、以下の工程で行う熱処理によって、ベース形成領域12a内で拡散され、活性化される。これにより、ベース領域17が形成される(図2参照)。
【0020】
次に、MOSトランジスタのVth調整領域16およびバイポーラトランジスタのベース形成領域12aの上に存在する薄いシリコン酸化膜13を除去した後、図2に示すように、両部分にシリコン酸化膜21,22を形成する。このシリコン酸化膜21,22は、例えば、温度850℃、水蒸気雰囲気の条件下でのウエット酸化により、6.5nm程度の厚さで形成する。Vth調整領域16上のシリコン酸化膜21はゲート酸化膜として形成する。
【0021】
次に、この状態のウエハ上に、第1の多結晶シリコン薄膜23を、例えばシランを原料として減圧CVD法により100nmの厚さで形成する。次に、フォトリソグラフィ工程により、図2に示すように、バイポーラトランジスタのエミッタ形成領域に対応する開口部25aを有するレジストパターン25を形成した後、塩素系プラズマを用いたドライエッチング工程により、第1の多結晶シリコン薄膜23の開口部25a直下の部分を除去する。これにより、第1の多結晶シリコン薄膜23に、エミッタ形成領域に対応する開口部23aが形成される。なお、このエッチング工程は、第1の多結晶シリコン薄膜23の下側に形成されているシリコン酸化膜22が除去されないようにして行う。
【0022】
次に、レジストパターン25をマスクとして、レジストパターン25の開口部25aおよび第1の多結晶シリコン薄膜23の開口部23aから、酸化シリコン膜22およびベース領域17を介して、Nウエル12内にリンイオン(P+ )をSIC法によりイオン注入する。このイオン注入は、例えば、加速エネルギー320KeV、ドーズ量6.0×1012cm-2の条件で行うことができる。これにより、図3に示すように、エミッタ形成領域の真下となるNウエル12内にコレクタ31が形成される。
【0023】
次に、図3の状態のウエハからレジストパターン25を除去した後、開口部23aを有する第1の多結晶シリコン薄膜23をマスクとして、開口部23a直下のシリコン酸化膜22をエッチングすることにより、ベース領域17のエミッタ形成領域の上面17bを露出させる。このエッチングは、例えば、HFとNH4 Fを主成分としたエッチング液を用いたウエットエッチング法で行うことができる。これにより、CMOS電界効果トランジスタのゲート酸化膜21が形成され、バイポーラトランジスタのベース17が形成され、このベースのエミッタ形成領域を露出させた状態となる。
【0024】
そして、この状態のウエハ上に、第2の多結晶シリコン膜41を、例えばシランを原料として減圧CVD法により250nmの厚さで形成する。この工程が本発明の請求項に示す「第1の工程」に相当する。図4はこの状態を示す。これにより、ベース領域17の露出面17bの上、第1の多結晶シリコン膜23の上、および第1の多結晶シリコン膜23の開口部23aの壁面に、第2の多結晶シリコン膜41が形成される。
【0025】
この状態で、第1の熱処理を行う。この第1の熱処理は、例えば、RTP(ラピッド・サーマル・プロセッサ)装置を用いて、温度1050℃、処理時間60秒間の条件で行う。すなわち、この第1の熱処理は、CMOSトランジスタのチャネル形成領域にVth調整のために注入したイオンを活性化させるために必要な「温度1050℃、処理時間90秒間での熱処理」のうち、後述のバイポーラトランジスタのエミッタ拡散層形成のために行う「温度1050℃、処理時間30秒間での第2の熱処理」を考慮して、第1の熱処理と第2の熱処理との合計で「温度1050℃、処理時間90秒間での熱処理」が達成される条件で行う。
【0026】
次に、図5に示すように、第2の多結晶シリコン膜41の全体に砒素イオン(As+ )をイオン注入する。この工程が本発明の請求項に示す「第2の工程」に相当する。このイオン注入は、バイポーラトランジスタのエミッタ拡散が最適化される条件で行う。そのため、例えば、加速エネルギー40KeV、ドーズ量1.0×1016cm-2の条件で行う。
【0027】
次に、第2の熱処理を、例えば、RTP(ラピッド・サーマル・プロセッサ)装置を用いて、温度1050℃、処理時間30秒間の条件で行う。この工程が本発明の請求項に示す「第3の工程」に相当する。これにより、図6に示すように、ベース17のエミッタ形成領域にエミッタ拡散層62を形成する。この第2の熱処理時に、CMOSトランジスタのVth調整領域16も同時に熱処理される。そのため、この第2の熱処理の終了によって、Vth調整領域16に注入されたイオンが活性化されるために必要な「温度1050℃、処理時間90秒間での熱処理」が完了する。
【0028】
次に、図6の状態のウエハ上に、図7に示すように、バイポーラトランジスタのエミッタ電極の形状に対応させたパターン81と、CMOSトランジスタのゲート電極の形状に対応させたパターン82と、からなるレジストパターンを形成する。
この状態で、塩素系プラズマを用いたドライエッチング工程により、前記レジストパターンをマスクとして、第2の多結晶シリコン膜41および第1の多結晶シリコン膜23をエッチングする。
【0029】
これにより、図8に示すように、バイポーラトランジスタのエミッタ電極91と、CMOSトランジスタのゲート電極92とが同時に形成される。これらの電極は、第1の多結晶シリコン膜23からなる部分23b〜23cと第2の多結晶シリコン膜41からなる部分41a〜41bとの二層構造となっている。
なお、エミッタ電極91では、第2の多結晶シリコン膜からなる部分41aがエミッタ拡散層62に接触し、第1の多結晶シリコン膜23からなる部分23bは、エミッタ拡散層62の外縁部で第2の多結晶シリコン膜からなる部分41aとシリコン酸化膜22との間に存在する。
【0030】
次に、CMOSトランジスタのソース・ドレイン領域に対するイオン注入を行うことにより、CMOSトランジスタのソース・ドレイン96を形成する。PMOSトランジスタのソース・ドレイン領域には、例えば、加速エネルギー60KeV、ドーズ量2.5×1015cm-2の条件で、二フッ化ホウ素イオン(BF2 + )をイオン注入する。NMOSトランジスタのソース・ドレイン領域には、例えば、加速エネルギー60KeV、ドーズ量5.0×1015cm-2の条件で、砒素イオン(As+ )をイオン注入する。そして、このイオン注入後に例えば温度950℃で2分間アニールすることにより、注入されたイオンを活性化する。
【0031】
なお、前記二フッ化ホウ素イオン(BF2 + )のイオン注入を、PMOSトランジスタのソース・ドレイン領域に対してと同時にバイポーラトランジスタのベース17に対しても行うことにより、エミッタ拡散層62の外側に外部ベースを形成してもよい。これにより、ベース領域へのコンタクト抵抗を低減することができる。
【0032】
次に、図9に示すように、ウエハ全面に層間絶縁膜97を形成した後、その表面をCMP法により平坦化する。次に、この層間絶縁膜97の所定位置に各素子に対する配線用のコンタクトホールを形成して、各コンタクトホールにタングステンプラグ98を形成し、その上にアルミニウム合金による配線層99を形成する。
【0033】
これにより、バイポーラトランジスタBとCMOSトランジスタMとが一つの基板上に形成された半導体装置が得られる。
なお、この方法で得られた半導体装置の性能として、バイポーラトランジスタBでは、VCE(コレクタエミッタ間電圧)が2Vの場合の遮断周波数(Ft)=約20GHz、BVCEO (ベースオープン状態でのコレクタ−エミッタ間の降伏電圧)=3.3V、電流増幅率=60が得られた。
【0034】
CMOSトランジスタCでは、W(ゲート幅)=15μm、L(ゲート長)=0.35μmのNMOSトランジスタで、Vth=0.65V、Vd(ドレイン電圧)=Vg(ゲート電圧)=3.3Vの場合、飽和電流値=7.3mAが得られた。W=15μm、L=0.35μmのPMOSトランジスタで、Vth=−0.83V、Vd=Vg=−3.3Vの場合、飽和電流値=3.6mAが得られた。
【0035】
このように、この実施形態の方法では、CMOSトランジスタのチャネル形成領域にVth調整のために注入したイオンを活性化させるために必要な熱処理の一部を、エミッタ拡散のための熱処理(第2の熱処理)と同時に行い、この第2の熱処理で足りない分の熱処理は、第2の多結晶シリコン膜41に対してイオン注入を行う前に第1の熱処理として行うため、CMOSトランジスタとなる部分がエミッタ拡散のための熱処理によって過剰な熱に晒されることがない。したがって、エミッタ拡散のための熱処理がバイポーラトランジスタの電気的特性に対応させた条件で行われても、CMOSトランジスタの電気的特性を設定値通りにすることができる。
【0036】
また、この実施形態の方法では、第2の多結晶シリコン膜23から、バイポーラトランジスタBのエミッタ電極91と、CMOSトランジスタMのゲート電極92とを同時に形成している。そのため、この実施形態の方法によれば、従来技術で説明した第1の方法と比較して、製造工程数を少なくすることができる。
なお、この実施形態の方法では、「CMOSトランジスタのチャネル形成領域にVth調整のために注入したイオンを活性化させるために必要な熱処理」として、単独でCMOSトランジスタを形成する場合と同じ条件を設定し、この条件と同じ温度で第1の熱処理と第2の熱処理を行い、この条件と同じ時間を、第1の熱処理と第2の熱処理の熱処理時間の合計値としているが、これに限定されず、結果として、CMOSトランジスタとバイポーラトランジスタの両方が好適な電気的特性が得られるようにすればよい。
【0037】
また、前記第2の工程の前までにMOS電界効果トランジスタの形成のために行う熱処理の条件を、この熱処理が前記第3の工程で完了するように設定しているが、本発明の方法はこれに限定されず、前記第3の工程で行う熱処理の条件に応じて設定すればよく、例えば、前記第3の工程後にさらに熱処理を行っても良い。
【0038】
【発明の効果】
以上説明したように、本発明の方法によれば、少なくともバイポーラトランジスタとMOSトランジスタとを一つの基板上に形成する半導体装置の製造方法において、CMOSトランジスタとなる部分がエミッタ拡散のための熱処理によって過剰な熱に晒されることがないため、CMOSトランジスタとバイポーラトランジスタの両方が好適な電気的特性を得られるようにすることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図2】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図3】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図4】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図5】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図6】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図7】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図8】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図9】本発明の一実施形態の方法により得られた半導体装置(バイポーラトランジスタとCMOSトランジスタとが一つの基板上に形成された半導体装置)を示す断面図である。
【図10】バイポーラトランジスタとCMOSトランジスタとが一つの基板上に形成された半導体装置の従来例を示す断面図である。
【図11】図10の半導体装置を製造する方法の各工程におけるウエハの部分断面を示す図である。
【図12】図10の半導体装置を製造する方法の各工程におけるウエハの部分断面を示す図である。
【符号の説明】
1 シリコン基板
11 埋め込みN+ 層
12 Nウエル
13 薄いシリコン酸化膜
14 素子分離酸化膜
15 Pウエル
16 Vth調整領域
12a ベース形成領域
17 ベース領域
21 ゲート酸化膜(シリコン酸化膜)
22 シリコン酸化膜
23 第1の多結晶シリコン薄膜
23b〜23c 第1の多結晶シリコン膜からなる部分
25 レジストパターン
25a レジストパターンの開口部
23a 第1の多結晶シリコン薄膜の開口部
31 コレクタ
41 第2の多結晶シリコン膜
41a〜41b 第2の多結晶シリコン膜からなる部分
62 エミッタ拡散層
75 レジストパターン
78 保護膜
79 多結晶シリコン膜
81 エミッタ電極の形状に対応させたパターン
82 ゲート電極の形状に対応させたパターン
91 バイポーラトランジスタのエミッタ電極
91A バイポーラトランジスタのエミッタ電極
92 CMOSトランジスタのゲート電極
92A CMOSトランジスタのゲート電極
96 CMOSトランジスタのソース・ドレイン
97 層間絶縁膜
98 タングステンプラグ
99 配線層
B バイポーラトランジスタ
M CMOSトランジスタ
Claims (2)
- バイポーラトランジスタとMOS電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法において、
MOS電界効果トランジスタのチャネル形成領域に対するしきい値電圧調整のための不純物添加とゲート酸化膜形成が行われ、バイポーラトランジスタのベースが形成され、このベースのエミッタ形成領域を露出させた状態の基板上に、多結晶シリコン膜を形成する第1の工程と、
前記多結晶シリコン膜に不純物を添加する第2の工程と、
前記多結晶シリコン膜に添加された不純物を前記エミッタ形成領域に拡散させてエミッタを形成する熱処理を行う第3の工程と、を備え、
前記チャネル形成領域にしきい値電圧調整のために添加した不純物を活性化させるために必要な熱処理の一部を、前記第3の工程のエミッタ拡散のための熱処理(第2の熱処理)と同時に行い、この第2の熱処理で足りない分の熱処理を、前記第2の工程の前に第1の熱処理として行うことを特徴とする半導体装置の製造方法。 - 前記チャネル形成領域にしきい値電圧調整のために添加した不純物を活性化させるための熱処理条件を、単独でMOS電界効果トランジスタを形成する場合と同じ条件とし、この条件と同じ温度で第1の熱処理と第2の熱処理を行い、この条件と同じ時間を、第1の熱処理と第2の熱処理の熱処理時間の合計値とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002263945A JP3965476B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002263945A JP3965476B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004103838A JP2004103838A (ja) | 2004-04-02 |
JP3965476B2 true JP3965476B2 (ja) | 2007-08-29 |
Family
ID=32263515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002263945A Expired - Fee Related JP3965476B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3965476B2 (ja) |
-
2002
- 2002-09-10 JP JP2002263945A patent/JP3965476B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004103838A (ja) | 2004-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04226066A (ja) | Bicmos装置及びその製造方法 | |
JPH0361337B2 (ja) | ||
JP2003158178A (ja) | 半導体装置およびその製造方法 | |
JPH06188375A (ja) | 半導体装置およびその製造方法 | |
JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
US20030080394A1 (en) | Control of dopant diffusion from polysilicon emitters in bipolar integrated circuits | |
JPH04286154A (ja) | 電界効果トランジスタ及びバイポーラトランジスタ構造の製造方法、集積回路製造方法、半導体デバイス製造方法、及び半導体構造の製造方法 | |
JP4383929B2 (ja) | フラッシュメモリ素子の高電圧トランジスタの製造方法 | |
JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
JPS63219152A (ja) | Mos集積回路の製造方法 | |
JP2633873B2 (ja) | 半導体BiCMOS装置の製造方法 | |
JPH11191597A (ja) | 半導体装置 | |
JP2002518827A (ja) | Mosトランジスタを含む半導体デバイスの製造方法 | |
JP3965476B2 (ja) | 半導体装置の製造方法 | |
JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
JPH1064898A (ja) | 半導体装置の製造方法 | |
JPH05206454A (ja) | Mis型半導体装置の製造方法 | |
JP2002270824A (ja) | 半導体集積回路装置の製造方法 | |
JP4043452B2 (ja) | 半導体装置の製造方法 | |
US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor | |
JP3920173B2 (ja) | 半導体装置の製造方法 | |
US10438951B2 (en) | Semiconductor device and manufacturing method thereof | |
KR950012742B1 (ko) | 2극성 및 상보 전계효과 트랜지스터들(BiCMOS)을 동시에 제조하는 방법 | |
JP4048604B2 (ja) | 半導体装置の製造方法 | |
JP2915040B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040907 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070316 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070402 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070410 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070502 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140608 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |