DE19611692C2 - Bipolartransistor mit Hochenergie-implantiertem Kollektor und Herstellverfahren - Google Patents

Bipolartransistor mit Hochenergie-implantiertem Kollektor und Herstellverfahren

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Description

Die Erfindung betrifft einen Bipolartransistor mit einem ver­ grabenen Kollektor sowie ein Herstellverfahren für einen Bi­ polartransistor.
Integrierte Bipolartransistoren mit hoher Schaltgeschwindig­ keit erfordern ein aufwendiges Herstellungsverfahren. Übli­ cherweise besitzen sie einen vergrabenen Kollektor mit einem Kollektoranschlußbereich, um den Kollektorwiderstand des Transistors so klein wie möglich zu halten. Der vergrabene Kollektor wird dabei durch eine Prozeßfolge hergestellt, bei der zunächst ein Dotierstoff mit niedriger Energie in einer Halbleitersubstratoberfläche implantiert und mit einem nach­ folgenden Temperschritt ausgeheilt und eingetrieben wird. Auf die Substratoberfläche bringt man dann mittels Epitaxie eine vorzugsweise niedrig dotierte Halbleiterschicht auf, dessen Dicke die Anforderungen bezüglich Schaltgeschwindigkeit und Spannungsfestigkeit gleichzeitig erfüllt. Für eine Spannungs­ festigkeit von VCE0 = 4 V beträgt die Dicke der epitaktischen Schicht etwa 0,8 µm.
Für den Anschluß des vergrabenen Kollektors ist eine weitere Implantation erforderlich, mit der ein niederohmiger Pfad zur Oberfläche hergestellt wird. Dies erfordert eine zusätzliche Fototechnik und vergrößert die lateralen Abmessungen des Transistors. Ein großer Flächenbedarf erhöht einerseits die Chipkosten und reduziert andererseits die Schaltgeschwindig­ keit durch die größere Kollektorkapazität.
Ferner ist eine ausreichende elektrische Zuverlässigkeit nur dann sichergestellt, wenn der parasitäre Komplimentärtransi­ stor, der von Basis, Kollektor und Substrat gebildet wird, eine ausreichend kleine Stromverstärkung aufweist. Dies erreicht man durch einen entsprechend großen Überlapp der ver­ grabenen Kollektorzone über den Rand der Basiszone hinaus oder durch einen ringförmig ausgebildeten Kollektoranschluß­ bereich, der den gesamten Transistor umschließt. Offensicht­ lich wird dadurch der Platzbedarf erheblich vergrößert.
Die Integration eines solchen Bipolartransistors mit in CMOS- Technologie hergestellten Bauelementen ist aufwendig, da bei­ spielsweise die für CMOS-Transistoren benötigten Wannen erst nach der Epitaxieschicht hergestellt werden können.
Aufgabe der Erfindung ist daher die Angabe eines Bipolartran­ sistors mit geringem Platzbedarf, der mit einem einfachen und mit CMOS-Technologie kompatiblen Verfahren hergestellt wird. Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 und 5 gelöst. Weiterbildungen sind Gegenstand von Unteran­ sprüchen.
Die Erfindung beruht auf dem Einsatz einer Hochenergie-Im­ plantation zur Herstellung des vergrabenen Kollektors. Diese Implantation erzeugt ein retrogrades Dotierprofil, d. h. die Dotierstoffverteilung hat ein ausgeprägtes Maximum, dessen Tiefe von Energie und Dotierstoff abhängt. Zur Substratober­ fläche hin fällt das Profil sehr stark ab. Es ist beispiels­ weise ein Konzentrationsmaximum von 1018 cm-3 in einer tiefe von 1-2,5 µ und eine Oberflächenkonzentration von 1016 cm-3 erzielbar. Die Energie wird nun so gewählt, daß im oberflä­ chennahen aktiven Bereich, d. h. dem Emitter/Basisbereich eine ausreichend geringe Dotierstoffkonzentration verbleibt, um die vertikale Emitter/Basis-Struktur mit ausreichender Span­ nungsfestigkeit auszubilden. Der Bipolartransistor kann daher in einem einteiligen Halbleitersubstrat angeordnet sein, d. h. es ist keine epitaktische Schicht aufzubringen, in der Basis und Emitter angeordnet sind. Der Verzicht auf die epi­ taktische Schicht vereinfacht die Herstellung in hohem Maße (Reduzierung von Herstellungskosten, Beschleunigung der physikalischen Durchlaufzeit) und macht den Prozeß voll kompati­ bel mit konventionellen CMOS-Herstellprozessen.
In einer bevorzugten Ausführungsform erfolgt die Hochenergie- Implantation nach der Herstellung eines Isolationsgebietes an der Oberfläche des Halbleitersubstrats, mit dem der aktive Bereich des Transistors definiert wird. Als Isolationsgebiet kann ein sogenanntes "shallow-trench"-Isolationsgebiet einge­ setzt werden, dessen Oberkante in einer Ebene mit der Halb­ leitersubstrat-Oberkante liegt, oder ein Feldoxidgebiet, des­ sen Oberkante höher als die Substratoberkante liegt. Mit ei­ ner Maske wird der nicht zu implantierende Bereich abgedeckt, diese Maske besitzt eine Öffnung über dem aktiven Gebiet und einem benachbarten Randbereich des Isolationsgebietes. Die Hochenergie-Implantation hat zur Folge, daß das Maximum der Dotierstoffkonzentration einen im wesentlichen konstanten Ab­ stand zur darüberliegenden Oberkante der vorliegenden Struk­ tur hat, also zur Oberkante des Isolationsgebietes oder des Halbleitersubstrats. Die Implantationsbedingungen werden be­ vorzugt so gewählt, daß im Bereich direkt unter dem Isolati­ onsgebiet die Dotierstoffkonzentration zumindest deutlich über die Grunddotierung des Substrats ansteigt, so daß dort die Kollektorzone später direkt über ein Kontaktloch im Iso­ lationsgebiet angeschlossen werden kann. Damit ergeben sich als weitere Vorteile:
  • - Es entfällt die Kollektoranschlußimplantierung und damit ein Fototechnikschritt.
  • - Durch die annähernd konforme Abbildung der Topographie durch das Implantationsprofil bildet sich unter dem Isola­ tionsgebiet ein Kollektorring, der den parasitären Komple­ mentärtransistor wirksam unterdrückt, ohne zusätzliche Flä­ chen zu beanspruchen.
  • - Durch die Ausbildung der vergrabenen Kollektorbereiche nach dem Isolationsgebiet, insbesondere nach Feldoxid, wird die thermische Belastung der Dotierstoffverteilungen wesentlich reduziert, was insbesondere die Ausbildung eines vertikalen PNP-Transistors vereinfacht.
Die ersten beiden Vorteile werden auch erzielt, wenn eine Shallow-trench-Isolation nicht vor, sondern nach der Durch­ führung der Hochenergie-Implantation hergestellt wird, da sich die gleiche Struktur ergibt.
Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen, die in den Zeichnungen dargestellt sind, näher er­ läutert. Es zeigen
die Fig. 1 bis 3 einen Querschnitt durch ein Halbleiter­ substrat, an dem die wesentlichen Schritte des Her­ stellverfahrens erläutert werden,
Fig. 4 eine weitere Ausführungsform des Bipolartransistors,
Fig. 5 ein durch Hochenergie-Implantation erhaltenes Konzen­ trationsprofil.
Fig. 1: Auf einem p-dotierten Siliziumsubstrat 1 wird als Isolationsgebiet ein Feldoxid 2 erzeugt, welches den späteren aktiven Bereich 3 des Transistors frei läßt. Die Oberkante des Feldoxides liegt dabei höher als die Oberkante des Halb­ leitersubstrats im aktiven Gebiet 3. Es wird eine Maske 4 aufgebracht, die die Lage der Kollektorzone definiert. Die Maske 4 besitzt eine Öffnung, die sich über den aktiven Be­ reich und über einen Randbereich des Feldoxids 2 erstreckt. Nun wird eine Hochenergie-Implantation durchgeführt, bei der Phosphor in das Substrat innerhalb der Maskenöffnung implan­ tiert wird. Beispielhafte Werte für Implantationsenergie und -dosis sind 800 keV und 1 E 14/cm2, das sich ergebende Kon­ zentrationsprofil zeigt Fig. 5. Die Hochenergie-Implantation bildet dabei die Topographie der vorliegenden Oberfläche in das Substrat ab, so daß sich eine Kollektorzone 5 der dargestellten Form mit der gezeigten Lage des Dotierstoffma­ ximums 5, das etwa 1018 cm-3 beträgt, ergibt. In dem aktiven Bereich dringt der Dotierstoff soweit in das Substrat 1 ein, daß sich an der Oberfläche ein Bereich mit einer vergleichsweise geringen Dotierstoffkonzentration von 1016 cm-3 ausbil­ det und etwa 0,2-0,3 µ tief reicht. Unter dem Feldoxid 2 reicht der Bereich hoher Dotierstoffkonzentration bei geeig­ net gewählten Parametern bis direkt unter das Feldoxid.
Sollen auch komplementäre Bipolartransistoren hergestellt werden, können nun mit einer weiteren Lackmaske andere Berei­ che geöffnet werden, in die mittels Hochenergie-Implantation eine vergrabene Kollektorschicht der entgegengesetzten Dotie­ rung (p) für den Komplementärtransistor eingebracht wird. Da­ bei ist jedoch zu beachten, daß der komplementäre Kollektor­ bereich ggf. durch eine bereits vorher hergestellte, noch tiefer reichende Implantation gegen das Substrat isoliert werden muß. Beispielsweise kann ein Konzentrationsmaximum von 3 × 1017 cm-3 in einer Tiefe von 2 µ durch eine Phosphor-Im­ plantation mit der Energie 2 MeV und mit der Dosis 1 E 13 er­ zielt werden.
Die Implantationsdefekte der Hochenergie-Implantationen kön­ nen jetzt vorzugsweise durch eine kurzzeitige Temperung bei hoher Temperatur ausgeheilt werden.
Gegebenfalls können nun mit weiteren Lackmasken die Wannen von MOS-Transistoren ausgebildet werden. Die Reihenfolge der Kollektor- und Wannen-Implantierung ist im allgemeinen uner­ heblich, wenn die Bedingungen bei den Ausheilschritten geeig­ net gewählt werden; die Implantierungen können auch gleich­ zeitig erfolgen.
Fig. 2: Der Bipolartransistor kann nun mit einem üblichen Verfahren fertiggestellt werden, beispielsweise wie es in H. Klose et al, Proc. IEEE 1993 BCT M, Minneapolis, Oct. 1993, Seite 125-127 beschrieben ist. Es wird eine p+-dotierte Po­ lysiliziumschicht aufgebracht und als Basisanschluß 6 struk­ turiert. Für eine p-leitende Basis 7 werden nun Bor-Ionen im­ plantiert. Der Basisanschluß 6 wird mit einer Isolations­ schicht 8 abgedeckt, die an dessen Seitenwänden Spacer aufweist. Dann wird selbstjustiert ein Emitteranschluß 9 herge­ stellt, indem eine n+-dotierte Polysiliziumschicht 9 abge­ schieden und strukturiert wird, so daß sie den aktiven Be­ reich zwischen den an dem Basisanschluß 6 gebildeten Spacern 8 bedeckt. Ein Ermitter 10 wird durch Ausdiffusion aus dem Ermitteranschluß 9 selbstjustiert hergestellt.
Fig. 3: Schließlich wird ganzflächig eine Isolationsschicht 11 aufgebracht, und an vorgegebenen Stellen werden Kontaktlö­ cher 12, 13, 14 zum Basisanschluß 6, zum Emitteranschluß 9 und zur Kollektorzone unter dem Feldoxid geätzt. Es wird also überall bis auf das darunterliegende Silizium geätzt, so daß gleichzeitig die Anschlüsse hergestellt werden, eine weitere Kollektoranschluß-Implantation ist nicht notwendig. Die Kon­ taktlöcher können mit einer konformen Metallabscheidung, vor­ zugsweise mit Wolfram, unabhängig von ihrer Tiefe vollständig aufgeführt werden.
Fig. 4: In dieser Ausführungsform besitzt der Bipolartransi­ stor anstelle eines Feldoxid-Isolationsgebietes eine Shallow- trench-Isolation 2 zur Definition des aktiven Bereiches 3. Aufgrund der planen Oberfläche von aktivem Gebiet 3 und Iso­ lationsgebiet 2 wird bei der Hochenergie-Implantation eine im wesentlichen ebene Kollektorzone 5 gebildet. Die Implantati­ onsbedingungen sind in diesem Fall so gewählt, daß die Kol­ lektorzone 5 unterhalb des Isolationsgebietes 2 nicht bis an die Unterkante des Isolationsgebietes 2 heranreicht. Im akti­ ven Gebiet sind wie im vorigen Beispiel Basis 7 und Emitter 10 angeordnet. Das Kontaktloch zur Kollektorzone 5 ist ge­ trennt von den Kontaktlöchern zu Basis und Emitter herge­ stellt und soweit in das Substrat 1 geätzt, daß die Kollek­ torzone 5 angeschlossen werden kann. Die Kontaktlöcher können dann gleichzeitig wie vorher mit Wolfram aufgefüllt werden. Alternativ ist es anstelle des tiefer geätzten Kollektor- Kontaktloches auch möglich, den Anschluß der Kollektorzone 5 über eine Implantation herzustellen. Dann können alle Kontaktlöcher zu Basis, Emitter und Kollektor gleichzeitig her­ gestellt werden.
Bei einer weiteren bevorzugten Ausführungsform werden die Im­ plantationsbedingungen so gewählt, daß die Kollektorzone 5 (wie in Fig. 1) an die Unterkante des Isolationsgebietes grenzt und das weitere Verfahren, insbesondere die Herstel­ lung des Kontaktloches 14 zur Kollektorzone, wie dort be­ schrieben, durchgeführt wird.

Claims (11)

1. Bipolartransistor in einem einteiligen Halbleitersubstrat (1)
mit einer Emitterzone (10) und einer darunterliegenden Basis­ zone (7), die in einem aktiven Gebiet (3) des Halbleiter­ substrats (1) angeordnet sind,
mit einer unter der Basiszone angeordneten Kollektorzone (5), die sich bis unter den Randbereich eines Isolationsgebietes (2) erstreckt, welches an der Halbleitersubstratoberfläche benachbart zum aktiven Gebiet (3) angeordnet ist, und die ei­ nen im wesentlichen konstanten Abstand von der Oberkante des aktiven Gebietes und der Oberkante des Isolationsgebietes (2) aufweist.
2. Bipolartransistor nach Anspruch 1, bei dem die Kollektor­ zone (5) unter dem Randbereich des Isolationsgebietes (2) bis an die Unterkante des Isolationsgebietes heranreicht und über ein Kontaktloch im Randbereich direkt anschließbar ist.
3. Bipolartransistor nach einem der Ansprüche 1 bis 2, bei dem die Oberkanten von aktivem Gebiet (3) und Isolationsge­ biet (2) im wesentlichen in einer Ebene liegen.
4. Bipolartransistor nach einem der Ansprüche 1 bis 2, bei dem die Oberkante des Isolationsgebietes (2) höher liegt als die Oberkante des aktiven Gebietes (3).
5. Herstellverfahren für einen Bipolartransistor in einem Halbleitersubstrat (1) mit folgenden Schritten:
  • - Erzeugen eines Isolationsgebietes (2) auf einem Teil der Halbleitersubstratoberfläche, welches ein aktives Gebiet (3) freiläßt,
  • - Erzeugen einer Maske (4), welche eine Öffnung über dem ak­ tiven Gebiet (3) und über einem benachbarten Bereich auf­ weist,
  • - Erzeugen einer Kollektorzone (5) mit Hilfe einer Hochener­ gie-Implantation in das Halbleitersubstrat (1) unterhalb der Maskenöffnung derart, daß die Kollektorzone (5) einen im wesentlichen konstanten Abstand von der Oberkante des Halbleitersubstrats und von der Oberkantedes Isolationsge­ bietes aufweist,
  • - Erzeugen eines Kontaktloches (14) im Randbereich des Isola­ tionsgebietes für einen Kollektoranschluß,
  • - Erzeugen einer Basiszone (7), eines Basisanschlusses (6), einer Emitterzone (10), und eines Emitteranschlusses (9) in bekannter Weise.
6. Herstellverfahren nach Anspruch 5, bei dem das Isolations­ gebiet (2) vor der Maske (4) für die Hochenergie-Implantation hergestellt wird, und bei dem die Maske (4) eine Öffnung über dem aktiven Gebiet (3) und über einem benachbarten Randbe­ reich des Isolationsgebietes (2) aufweist.
7. Herstellverfahren nach Anspruch 5, bei dem das Isolations­ gebiet (2) nach der Hochenergieimplantation zur Erzeugung der Kollektorzone (5) hergestellt wird.
8. Herstellverfahren nach einem der Ansprüche 5 bis 7, bei dem bei gegebener Dicke des Isolationsgebietes (2) die Im­ plantationsenergie so eingestellt wird, daß die Kollektorzone (5) an die Unterkante des Isolationsgebietes (2) angrenzt.
9. Herstellverfahren nach einem der Ansprüche 1 bis 8, bei dem das Kontaktloch (14) für den Kollektoranschluß bis auf die Kollektorzone (5) geätzt wird.
10. Herstellverfahren nach einem der Ansprüche 1 bis 9, bei dem als Isolationsgebiet (2) ein Feldoxidgebiet hergestellt wird.
11. Herstellverfahren nach einem der Ansprüche 1 bis 9, bei dem als Isolationsgebiet (2) ein Shallow-trench-Isolationsge­ biet hergestellt wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858828A (en) * 1997-02-18 1999-01-12 Symbios, Inc. Use of MEV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor
DE19842106A1 (de) 1998-09-08 2000-03-09 Inst Halbleiterphysik Gmbh Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
DE19957113A1 (de) 1999-11-26 2001-06-07 Infineon Technologies Ag Verfahren zur Herstellung eines aktiven Transistorgebietes
DE10160509A1 (de) 2001-11-30 2003-06-12 Ihp Gmbh Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10239868B4 (de) * 2002-08-29 2005-12-29 Infineon Technologies Ag Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung
DE10306597B4 (de) * 2003-02-17 2005-11-17 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur mit erhöhter Durchbruchspannung durch tieferliegenden Subkollektorabschnitt

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4195307A (en) * 1977-07-25 1980-03-25 International Business Machines Corporation Fabricating integrated circuits incorporating high-performance bipolar transistors
EP0071665B1 (de) * 1981-08-08 1986-04-16 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
JPS6120367A (ja) * 1984-07-07 1986-01-29 Sony Corp 半導体装置の製造方法
FR2626406B1 (fr) * 1988-01-22 1992-01-24 France Etat Transistor bipolaire compatible avec la technologie mos
NL8900319A (nl) * 1989-02-09 1990-09-03 Imec Inter Uni Micro Electr Bipolaire transistor en werkwijze voor het vervaardigen daarvan.
EP0462270B1 (de) * 1990-01-08 2000-08-30 Harris Corporation Verfahren zur Verwendung einer Halbleiteranordnung mit einem Substrat, das eine dielektrisch isolierte Halbleiterinsel aufweist

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Proc. IEEE 1993, BCT M, Minneapolis, Od. 1993, pp 125-127 *

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Publication number Publication date
WO1997036328A1 (de) 1997-10-02
DE19611692A1 (de) 1997-10-02
TW375838B (en) 1999-12-01

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