KR100215847B1 - 반도체 장치의 금속 배선 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 집적 회로에서 전도선과 접속홀을 자기 정합적으로 형성하여 배선의 저항과 신뢰성을 개선한 반도체 장치의 금속 배선 및 그의 형성 방법에 관한 것으로, 본 발명의 반도체 장치의 금속 배선은 하층 금속 배선 또는 불순물 확산 영역상에 형성되는 절연층과; 상기 절연층에 매립되어 하층 금속 배선 또는 불순물 확산 영역에 접속되는 접속 플러그와; 상기 절연층에 매립되고 접속 플러그에 연결되어 그 상측에 형성되는 제 1 전도선 패턴층과, 상기 제 1 전도선 패턴층의 내측에 섬(Island)형태로 최소한 하나 이상 형성되는 제 2 전도선 패턴층을 포함하여 전도선이 구성되어 접속 홀의 모든 모서리가 금속 배선 안에 자기 정합적으로 정렬되어 접속 면적을 확보함에 따라 배선의 저항과 신뢰성이 개선되고, 제 1,2 트렌치로 이루어진 접속홀과 금속 배선의 두가지 패턴을 한번의 사진 식각 공정으로 형성할 수 있으므로 공정을 단순화시키는 효과가 있다.

Description

반도체 장치의 금속 배선 및 그의 형성 방법
제 1 도 (a) 내지 (d)는 종래 기술에 따른 금속 배선의 공정 단면도
제 2 도는 본 발명에 따른 금속 배선 구조를 나타낸 레이 아웃도
제 3 도 (a)(b)는 제 2 도의 A-A', B-B' 선에 따른 금속 배선의 구조 단면도
제 4 도 (a) 내지 (f)는 본 발명에 따른 금속 배선의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
20. 절연층 21. 윈도우 영역
22. 전도선 영역 23. 제 1 전도선 패턴층
24. 접속 플러그 25. 제 2 전도선 패턴층
26. 제 1 식각 저지막 27. 제 1 트랜치
28. 제 2 식각 저지막 29. 제 2 트랜치
본 발명은 반도체 집적 회로의 배선에 관한 것으로, 특히 전도선과 접속홀을 자기 정합적으로 형성하여 배선의 저항과 신뢰성을 개선한 반도체 장치의 금속 배선 및 그의 형성 방법에 관한 것이다.
일반적으로 알루미늄과 그 합금박막은 전기전도도가 높고, 건식 식각에 의한 패턴 형성이 용이하며 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하므로 반도체 회로의 재료로서 널리 사용되어 왔다.
그러나 집적 회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다층화되므로 토폴로지(Topology)를 갖는 부분이나 콘택이나 비아(Via)등의 접속홀 내부에서 단차피복성(Stepcoverage)이 중요하게 되었다.
금속 배선 형성 방법으로 스퍼터링(Sputtering)을 적용하면 상기와 같이 굴곡을 갖는 부분에서는 쉐도우 효과(Shadow Effect)에 의하여 부분적으로 배선막의 두께가 얇게 형성되며, 특히 종횡비가 1 이상인 접속홀에서 더욱 심각하게 나타난다.
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 배선막을 증착할 수 있는 화학 기상 증착법이 도입되어 텅스텐막을 저압 화학 기상 증착법(LPCVD)으로 형성함으로서 단차피복성을 개선하는 연구가 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항(Resistivity)이 2배 이상 되므로 배선막으로서의 적용이 어렵다.
따라서 접속홀에 매몰층(Plug)를 형성하는 방법이 개발되고 있다.
상기 매몰층은 선택적 화학 기상 증착(Selective CVD)을 적용하여 접속홀안에 노출된 기판을 통하여 선택적으로 텅스텐막을 성장시키므로서 형성한다.
매몰층을 형성하기 위한 또다른 방법으로 베리어 금속막이나 접착층(Glue Layer)을 형성한다음 전면에 텅스텐막을 증착하고 증착 두께 이상으로 에치백하므로서 형성하는 방법을 적용한다.
그러나 선택 성장법에 있어서는 절연막위에 성장이 일어나지 않도록 유지하는 것이 쉽지 않고 전면 증착후 에치백하는 방법에 있어서는 높은 종횡비를 갖는 접속홀에 신뢰성 있는 베리어층이나 접착층을 형성하는 것이 필요하다.
이를 위하여는 콜리메이터(Collimator)나 CVD법을 적용하여 접속홀 밑면이나 측벽에 텅스텐의 핵생성이 일어날 수 있는 최소 두께 이상을 확보하는 것이 중요하다.
한편 접속홀의 깊이는 절연막의 평탄화 정도에 따라 달라지므로 접속홀의 표면과 매몰층의 표면은 같지 않게 되고 실질적으로는 매몰층의 표면이 더 낮게 된다.
이에 대하여 화학 기상 증착법으로 알루미늄을 위주로 하는 배선막을 형성하게 되면 단차피복성이 개선되는 동시에 사진식각(Lithography and Etch)공정 등 기존의 스퍼터링에 의한 알루미늄 배선막 기술의 주변 관련 공정과의 연속성을 유지할 수 있으므로 유리하다.
한편 Cu는 알루미늄에 비하여 비저항이 낮고 일렉트로마이그레이션(Electromigration)이나 스트레스마이그레이션 특성이 우수하므로 신뢰성을 더욱 개선할 수 있다.
이와 같은 Cu는 스퍼터링이나 화학 기상 증착법으로 형성하는 방법이 연구되고 있다.
그러나 알루미늄을 식각할때 유용하게 사용되는 할로겐 화합물을 이용한 방법을 Cu를 사용한 금속 배선 형성에 이용할 경우에는 Cu의 할로겐 화합물의 증기압이 낮으므로 적용성 있는 식각 속도(Etch Rate)를 얻기 위하여 조업 온도를 500℃ 가까이 상승시킬 필요가 있다.
따라서 Cu의 경우에는 식각에 의한 직접 패터닝 대신에 배선 패턴의 모양으로 기판에 트렌치를 형성하고 Cu막을 증착한후 CMP(Chemical Mechanical Polishing)법으로 에치백하여 매몰된 전도선(Buried Conductor Line)을 만드는 방법과, 콘택이나 비아(Via)등의 접속홀에 하부 전도층을 씨드(Seed)로한 수직 성장(Vertical Growth)을 통하여 선택적으로 매몰층(Plug)을 형성하는 방법을 사용하고 있다.
현재, 반도체 소자의 집적도의 증가에 따라 전도선의 폭과 접속홀의 크기가 감소하므로 배선의 저항과 신뢰성의 저하를 방지하기 위하여 전도선과 접속홀의 정렬 여유도(Alignment Margin)의 확보가 중요하게 된다.
즉, 전도선과 접속홀이 오정렬되면 그 상호간의 접촉 면적이 감소하게 되고 전류 밀도(Current density)는 증가하게 되므로 신뢰성이 저하된다.
더우기 배선 간격은 실질적으로 감소하는 결과를 초래하므로 배선사이의 크로스토크가 발생하고 기생 커패시턴스가 증가하므로 회로의 동작 속도에 좋지못한 영향을 미치게 된다.
상기와 같은 문제점을 해결하기 위하여 제시된 기술이 NEC사에서 1992년 IEDM에서 발표한 (p. 305)셀프 얼라인 콘택(Self- Aligned Contacts)기술이다.
이하, 첨부된 도면을 참고하여 종래 기술에 따른 반도체 장치의 금속 배선 형성에 관하여 설명하면 다음과 같다.
제 1 도(a)내지(d)는 종래 기술에 따른 금속 배선의 공정 단면도이다.
셀프 얼라인 콘택 기술은 접속홀이 전도선의 폭 방향에 대해서만 정렬되게 형성할 수 있도록한 평탄화된 매립 배선 형성 방법으로 트렌치에 전도선과 평행한 방향으로 접속홀의 모서리를 자기 정합적으로 형성시키는 것이다.
먼저, 제 1 도(a)에서와 같이, 소자의 형성이 끝난 반도체 기판(도면에 도시되지 않음)상의 평탄화된 절연층(1)상에 식각 저지막(Etch-stop Layer)(2)을 형성한다.
이어, 제 1 도(b)에서와 같이, 상기 식각 저지막(2)과 그 하부에 연결된 절연층(1)을 선택적으로 식각하여 전도선 트렌치(3)를 형성한다.
그리고 제 1 도(c)에서와 같이, 감광막(4)을 도포하고 패터닝한다.
이어, 상기 패터닝되어진 감광막(4)을 마스크로하여 상기 절연층을 선택적으로 제거하여 자기 정합적으로 접속홀(5)을 형성한다.
이때, 트렌치(3)와 접속홀(5)의 패턴은 상호 오버랩되어 형성된다.
이어, 제 1 도(d)에서와 같이, 금속막(텅스텐등의)을 트렌치(3) 및 접속홀(5)에 매립한 다음 화학 기계적 연마(CMP)공정으로 에치백하여 플러그와 매립 배선을 형성하게된다.
그러나 상기와 같은 종래의 셀프 얼라인 콘택 기술을 이용한 금속 배선에 있어서는 다음과 같은 문제점이 있었다.
트렌치에 대하여 접속홀이 전도선의 길이 방향으로는 셀프 얼라인되지만, 전도선의 길이 방향의 수직 방향으로는 자기 정합적으로 정렬되지 않는다.
즉, 접속홀이 전도선의 길이 방향에 대한 수직 방향으로는 오정렬이 발생하게 된다.
상기와 같은 오정렬은 결과적으로 배선 사이의 간격이 좁아지는 것을 의미한다.
또한 트렌치와 접속홀을 형성하기 위해서는 두번의 사진 식각 공정를 해야한는등의 공정의 복잡성이 있다.
본 발명은 상기와 같은 종래의 금속 배선의 문제점을 해결하기 위한 것으로, 전도선과 접속홀을 자기 정합적으로 형성하여 배선의 저항과 신뢰성을 개선한 반도체 장치의 금속 배선 및 그의 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 금속 배선은 하층 금속 배선 또는 불순물 확산 영역상에 형성되는 절연층과; 상기 절연층에 매립되어 하층 금속 배선 또는 불순물 확산 영역에 접속되는 접속 플러그와; 상기 절연층에 매립되고 접속 플러그에 연결되어 그 상측에 형성되는 제 1 전도선 패턴층과, 상기 제 1 전도선 패턴층의 내측에 섬(Island)형태로 최소한 하나 이상 형성되는 제 2 전도선 패턴층을 포함하여 전도선이 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 장치의 금속 배선 및 그의 형성 방법에 관하여 설명하면 다음과 같다.
제 2 도는 본 발명에 따른 금속 배선 구조를 나타낸 레이 아웃도이고, 제 3 도(a)(b)는 제 2 도의 A-A', B-B' 선에 따른 금속 배선의 구조 단면도이다.
본 발명은 접속홀이 전도선의 길이 방향과 그 길이 방향의 수직 방향에 대하여 자기 정합적으로 정렬되게 하여 전도선과 접속 플러그사이의 접촉 면적을 확보하여 금속 배선을 형성하는 것이다.
본 발명의 반도체 장치의 금속 배선은 크게 윈도우 영역(21)과, 상기 윈도우 영역(21)에 연결되는 전도선 영역(22)으로 구성된다.
상기 윈도우 영역(22)은 소오드/드레인 영역이 형성되었거나 하층 금속 배선이 끝난후에 전면에 형성된 절연층(20)에 소정의 넓이를 갖고 형성되는 제 1 트렌치(27)와, 상기 제 1 트렌치(27)가 형성된 부분에 제 1 트렌치(27)보다 좁은 면적을 갖고 형성되는 제 2 트렌치(29)로 구성되어 제 2 트렌치(29)에는 하층 금속 배선 또는 불순물 확산 영역에 콘택되는 접속 플러그(24)가 형성되고, 그 상측의 제 1 트렌치(27)에는 접속 플러그(24)보다 넓은 면적을 갖는 제 1 전도선 패턴층(23)이 형성된다.
그리고 전도선 영역(22)은 상기 제 1 전도선 패턴층(23)이 연결 형성되고 그 제 1 전도선 패턴층(23)의 내측에 최소한 하나 이상의 섬(Island)형태를 갖는 제 2 전도선 패턴층(25)이 형성된다.
상기 제 2 전도선 패턴층(25)은 도전성 물질이 아닌 절연 물질로 구성된다.
그리고 서로 이웃하는 제 2 전도선 패턴층(25)들은 윈도우 영역(21)의 제 1 전도선 패턴층(23)의 너비와 접속 플러그(24)의 너비의 차이(W)보다 작거나 같은 간격(S)을 갖고 형성된다.
그리고 접속 플러그(24)와 제 1 전도선 패턴층(23)은 동일한 도전성 물질로 구성된다.
상기와 같은 본 발명의 반도체 장치의 금속 배선은 다음과 같은 공정에 의하여 형성된다.
제 4 도(a)내지(f)는 본 발명에 따른 금속 배선의 공정 단면도이다.
본 발명의 금속 배선은 그 형성 공정을 크게 두 단계로 나눌 수 있다.
먼저, 첫번째 단계의 공정은 하층 금속 배선 및 불순물 확산 영역에 직접 접속되는 윈도우 영역(21)의 제 1,2 트렌치 (27)(29)를 형성하는 것이고, 두번째 단계의 공정은 상기 윈도우 영역(21) 및 전도선 영역(22)에 제 1 전도선 패턴층(23)을 형성하는 것이다.
상기의 첫번째 단계에서 전도선 영역(22)에는 제 2 전도선 패턴층(25)이 형성된다.
상기와 같은 두 단계의 금속 배선 형성 공정을 상세히 설명하면 다음과 같다.
먼저, 제 4 도(a)에서와 같이, 하부 배선 또는 불순물 확산 영역이 형성된 기판상에 절연층(20)을 형성한후, 상기 절연층(20)상에 제 1 식각 저지막(26)을 형성한다.
이때, 상기 절연층(20)은 산화막이나 불순물이 도핑된 산화막으로서 BPSG 또는 폴리이미드등의 유기성 절연막을 사용하여 형성한다.
그리고 제 1 식각 저지막(26)은 상기 절연층(20)과 식각 선택성이 있는 산화막 또는 질화막등의 절연 물질을 사용하여 형성된다.
이어, 상기 제 1 식각 저지막(26), 절연층(20)을 감광막 패턴을 마스크로 이용하여 선택적으로 식각하여 윈도우 영역(21) 및 전도선 영역(22)에 제 1 트렌치(27)를 형성한다.
그리고 제 4 도(b)에서와 같이, 상기 절연층(20)과 식각 선택성이 있는 절연물질층을 제 1 트렌치(27)를 포함하는 전면에 형성한다.
이때, 절연 물질층은 윈도우 영역(21)의 여유 폭(W)에 해당하는 두께로 형성한다.
이는 전도선 영역(22)의 제 1 트렌치(27)를 실질적으로 매립할 수 있는 두께를 말한다.
이어, 제 4 도(c)에서와 같이, 상기 절연 물질층을 에치백하여 제 2 식각 저지막(28)을 형성한다.
이때, 윈도우 영역(21)의 제 1 트렌치(27)에는 그의 둘레에 측벽 형태로 절연 물질이 남게되고, 전도선 영역(22)에는 제 1 트렌치(27)가 완전하게 매립되어 절연 물질이 남게된다.
그리고 제 4 도(d)에서와 같이, 상기 제 1,2 식각 저지막(26)(28)을 마스크로 하여 상기 절연층(20)을 선택적으로 식각하여 윈도우 영역(21)의 제 1 트렌치(27)의 중앙부에 제 1 트렌치(27)보다 좁은 폭을 갖는 제 2 트렌치(29)를 형성한다.
이어, 제 4 도(e)(f)에서와 같이, 마스크로 사용된 제 1,2 식각 저지막(26)(28)을 제거하고 제 1,2 트렌치(27)(29)를 포함하는 전면에 Al 이나 Ag, Cu 등의 금속 물질이나, 이들에 합금 원소가 첨가된 합금막 또는 이들의 적층막을 도포하고 건식 식각 또는 CMP 공정등으로 상기 절연층(20)의 최상층의 높이와 동일하게 남도록 에치백하여 금속 배선을 형성한다.
상기 금속 배선은 제 2 트렌치(29)에 형성되는 접속 플러그(24)를 포함한다.
그리고 CMP공정으로 전도선을 패터닝할 경우에는 연마제로 실리카, 알루미나등의 연마입자와 H3PO4, H2SO4AGNO3등과 같은 산, 그리고 H2O2, HOCL등과 같은 산화제가 포함된 슬러리(Slurry)를 사용한다.
상기 금속 배선을 형성하기 위한 도전성 물질층은 스퍼터링과 같은 물리적증착 방법 또는 저압 화학 기상 증착법(LPCVD)등으로 증착한다.
상기와 같은 본 발명의 반도체 장치의 금속 배선은 다음과 같은 효과가 있다.
첫째, 접속 홀의 모든 모서리가 금속 배선 안에 자기 정합적으로 정렬되어 접속 면적을 확보함에 따라 배선의 저항과 신뢰성이 개선된다.
둘째, 제 1,2 트렌치로 이루어진 접속홀과 금속 배선의 두가지 패턴을 한번의 사진 식각 공정으로 형성할 수 있으므로 공정을 단순화시키는 효과가 있다.

Claims (18)

  1. 하층 금속 배선 또는 불순물 확산 영역상에 형성되는 절연층과 ; 상기 절연층에 매립되어 하층 금속 배선 또는 불순물 확산 영역에 접속되는 접속 플러그와 ; 상기 절연층에 매립되고 접속 플러그에 연결되어 그 상측에 형성되는 제 1 전도선 패턴층과 ; 상기 제 1 전도선 패턴층의 내측에 섬(Island)형태로 최소한 하나 이상 형성되는 제 2 전도선 패턴층을 포함하여 전도선이 구성되는 것을 특징으로 하는 반도체 장치의 금속 배선.
  2. 제 1 항에 있어서, 접속 플러그와 제 1 전도선 패턴층은 동일한 도전성 물질로 구성되는 것을 특징으로 하는 반도체 장치의 금속 배선.
  3. 제 1 항에 있어서, 제 2 전도선 패턴층은 절연 물질로 구성되는 것을 특징으로 하는 반도체 장치의 금속 배선.
  4. 제 1 항에 있어서, 각각의 제 2 전도선 패턴층간의 간격은 접속 플러그와 그상측의 제 1 전도선 패턴층의 너비의 차이보다 작거나 같은 것을 특징으로 하는 반도체 장치의 금속 배선.
  5. 기판상에 절연층, 제 1 식각 저지막을 형성하는 공정과, 상기 제 1 식각 저지막, 절연층을 선택적으로 제거하여 제 1 트랜치를 형성하고 전면에 제 2 식각 저지막을 형성하는 공정과, 상기 제 2 식각 저지막을 상기 제 1 트랜치의 측면에만 남도록 에치백하는 공정과, 상기 제 1,2 식각 저지막을 마스크로 하여 상기 제 1 트랜치의 바닥면 절연층을 식각하여 제 1트랜치보다 좁은 면적을 갖는 제 2 트렌치를 형성하는 공정과, 제 1,2 식각 저지막을 제거하고 상기 제 1,2 트랜치에 접속 플러그 및 제 1 전도선 패턴층, 제 2 전도선 패턴층으로 이루어져 매립되는 금속 배선층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  6. 제 5 항에 있어서, 제 1 식각 저지막은 절연층과 식각 선택성이 있는 산화막 또는 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  7. 제 5 항에 있어서, 제 2 식각 저지막은 절연층과 식각 선택성이 있는 산화막 또는 질화막의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  8. 제 5 항에 있어서, 접속 플러그 상측을 제외한 부분의 제 1 트렌치에는 제 2 식각 저지막의 에치백 공정후에도 제 2 식각 저지막이 남아 있도록 하여 제 2 트렌치를 형성하기 위한 절연층의 식각 공정시에도 절연층이 식각되지 않도록하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  9. 제 5 항에 있어서, 접속 플러그 상측을 제외한 부분의 제 1 트렌치에 제 1 전도선 패턴층을 형성하고 제 1 전도선 패턴층내에 그와 다른 물질로 이루어진 제 2 전도선 패턴층을 최소한 하는 이상 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  10. 제 9 항에 있어서, 각각의 제 2 전도선 패턴층간의 형성 간격은 제 1 트렌치와 제 2 트렌치의 너비의 차이보다 좁거나 같도록 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  11. 제 9 항에 있어서, 제 2 전도선 패턴층은 절연 물질을사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  12. 제 5 항에 있어서, 제 1 전도선 패턴층은 AI, Ag, Cu등의 금속 물질 또는 이들의 합금 물질 또는 이들의 적층막의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  13. 제 5 항에 있어서, 제 2 식각 저지막의 에치백 공정에서는 접속 플러그가 형성될 부분은 절연층이 노출되도록 하고, 그 이외의 제 1 트렌치에는 절연층이 노출되지 않게 제 2 식각 저막이 남도록 하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  14. 제 5 항에 있어서, 제 1 전도선 패턴층은 절연층과 동일 높이로 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  15. 제 14 항에 있어서, 제 1 전도선 패턴층과 절연층의 평탄화는 건식 식각 또는 CMP공정으로 하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  16. 제 15 항에 있어서, CMP공정의 연마제는 실리카, 알루미나 등의 연마 입자와 산 그리고 산화제가 포함된 슬러리를 갖는것을 사용하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  17. 제 16 항에 있어서, CMP공정에 사용되는 연마제에 포함되는 산은 H3PO4, H2SO4, AgNO3의 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  18. 제 16 항에 있어서, CMP공정에 사용되는 산화제는 H2O2, HOCL의 어느 하나를 포함한 것을 사용한는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120056524A (ko) * 2010-11-25 2012-06-04 삼성전자주식회사 반도체 소자의 제조방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3500308B2 (ja) * 1997-08-13 2004-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路
US6143655A (en) 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
JP3111977B2 (ja) * 1998-05-15 2000-11-27 日本電気株式会社 半導体装置の製造方法
US6200901B1 (en) * 1998-06-10 2001-03-13 Micron Technology, Inc. Polishing polymer surfaces on non-porous CMP pads
US6303272B1 (en) * 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
JP2000294639A (ja) * 1999-04-09 2000-10-20 Oki Electric Ind Co Ltd 半導体装置
US6228691B1 (en) * 1999-06-30 2001-05-08 Intel Corp. Silicon-on-insulator devices and method for producing the same
US6124197A (en) * 1999-10-01 2000-09-26 Advanced Micro Devices, Inc. Adjusting the size of conductive lines based upon contact size
JP3819670B2 (ja) * 2000-04-14 2006-09-13 富士通株式会社 ダマシン配線を有する半導体装置
JP3895987B2 (ja) * 2001-12-27 2007-03-22 株式会社東芝 半導体装置およびその製造方法
US6818996B2 (en) * 2002-12-20 2004-11-16 Lsi Logic Corporation Multi-level redistribution layer traces for reducing current crowding in flipchip solder bumps
WO2005048314A2 (en) * 2003-11-12 2005-05-26 Silicon Pipe, Inc. Tapered dielectric and conductor structures and applications thereof
US7466021B2 (en) * 2003-11-17 2008-12-16 Interconnect Portfolio, Llp Memory packages having stair step interconnection layers
US8943456B2 (en) * 2004-09-30 2015-01-27 International Business Machines Corporation Layout determining for wide wire on-chip interconnect lines
US20060072257A1 (en) * 2004-09-30 2006-04-06 International Business Machines Corporation Device and method for reducing dishing of critical on-chip interconnect lines
US7344994B2 (en) * 2005-02-22 2008-03-18 Lexmark International, Inc. Multiple layer etch stop and etching method
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
DE102011081768A1 (de) 2011-08-30 2013-02-28 Voith Patent Gmbh Stützelement und Walze

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4466180A (en) * 1981-06-25 1984-08-21 Rockwell International Corporation Method of manufacturing punch through voltage regulator diodes utilizing shaping and selective doping
EP0393635B1 (en) * 1989-04-21 1997-09-03 Nec Corporation Semiconductor device having multi-level wirings
JPH0388351A (ja) * 1989-08-31 1991-04-12 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03154341A (ja) * 1989-11-10 1991-07-02 Toshiba Corp 半導体装置
JPH05175191A (ja) * 1991-10-22 1993-07-13 Mitsubishi Electric Corp 積層導電配線
JP3271203B2 (ja) * 1992-12-25 2002-04-02 ソニー株式会社 半導体装置の製造方法
JP2655469B2 (ja) * 1993-06-30 1997-09-17 日本電気株式会社 半導体集積回路装置の製造方法
US5635426A (en) 1993-08-26 1997-06-03 Fujitsu Limited Method of making a semiconductor device having a silicide local interconnect
JPH0846037A (ja) * 1994-07-28 1996-02-16 Sony Corp コンタクトホールの形成方法
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
KR0144913B1 (ko) * 1995-03-03 1998-08-17 김광호 반도체장치의 금속배선층 형성방법
KR0186085B1 (ko) * 1995-09-02 1999-04-15 문정환 배선 형성방법
JPH10107140A (ja) * 1996-09-26 1998-04-24 Nec Corp 多層配線半導体装置とその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120056524A (ko) * 2010-11-25 2012-06-04 삼성전자주식회사 반도체 소자의 제조방법
US8445379B2 (en) 2010-11-25 2013-05-21 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
KR101709172B1 (ko) 2010-11-25 2017-02-22 삼성전자 주식회사 반도체 소자의 제조방법

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Publication number Publication date
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KR970077204A (ko) 1997-12-12
JPH09306908A (ja) 1997-11-28
JP2791768B2 (ja) 1998-08-27
DE19704149A1 (de) 1997-11-20
US6169326B1 (en) 2001-01-02
DE19704149B4 (de) 2006-03-30

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