JPH0354868A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0354868A JPH0354868A JP1189851A JP18985189A JPH0354868A JP H0354868 A JPH0354868 A JP H0354868A JP 1189851 A JP1189851 A JP 1189851A JP 18985189 A JP18985189 A JP 18985189A JP H0354868 A JPH0354868 A JP H0354868A
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- 239000012535 impurity Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 claims description 5
- 108091006146 Channels Proteins 0.000 abstract description 13
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- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 2
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- 238000009792 diffusion process Methods 0.000 description 5
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基体の表面に複数のＭＯＳ型構造が分
散配置されるＭＯＳ型半導体装置に関する。
散配置されるＭＯＳ型半導体装置に関する。
例えばたて型ＭＯＳＦＥＴあるいは絶縁ゲート型バイボ
ーラトランジスタなどにおいて、半導体基板の両面に設
けられた電極の間に流れる主電流を制御するためのＭＯ
Ｓ構造を基板の一面に複数分敗配置する．第２図はその
ようなＭＯＳ型半導る。チャネル領域２の中央部にはｐ
＋ウｌ、されている。チャネル領域２のソース領域４と
ベース頌域１にはさまれた部分にチャネルを形戒するた
め、多結晶シリコンからなるゲート５がゲート酸化膜６
を介して設けられ、ＭＯＳＦＥＴＩ造となっている。ゲ
ート５と絶縁層７で絶縁されているソース電極８はｐ１
ウエル３およびソース領域４に接触している．ｐ９ウエ
ル３はこのソース電極とチャネル領域との間の接触抵抗
を下げるためと、ｎ゛ソース領域４． ｐチャネル領
域２＋ｎベース頭域１から形成される寄生ＮＰＮ ｝ラ
ンジスタをターン・オンしにくくするために設けられる
．この半導体ｖｔｉｔにおいて、ベース頓域１の反対側
のｎ０層あるいはその外側に設けられるｐ゛層に接触す
る電極とソース電極８との間に印加される電圧により、
ｎベース領域ｌとｐチャネル領域２およびｐ１ウエル３
との間のＰＮ接合に逆バイアスが加わると、図に点線で
碩界を示した空乏領域１０が生ずる．逆バイアスが大き
くなるとこのＰＮ接合においてブレークダウンが起こる
が、その際ｐ゛ウエルの先端でアバランシェ降服を起こ
し前述の寄生バイボーラトランジスタ部分へ流れる電流
を抑え、また流れてもそのトランジスタのペース抵抗が
低くなっていることによりオンしにくくするため、ｐ゛
ウエル３の拡散を深くする。寄生トランジスタがオンす
ると大きなｉｎがＰＮ接合を通して流れ、アバランシエ
耐量が低下するが、これによりアバランシエ耐量が向上
する。
ーラトランジスタなどにおいて、半導体基板の両面に設
けられた電極の間に流れる主電流を制御するためのＭＯ
Ｓ構造を基板の一面に複数分敗配置する．第２図はその
ようなＭＯＳ型半導る。チャネル領域２の中央部にはｐ
＋ウｌ、されている。チャネル領域２のソース領域４と
ベース頌域１にはさまれた部分にチャネルを形戒するた
め、多結晶シリコンからなるゲート５がゲート酸化膜６
を介して設けられ、ＭＯＳＦＥＴＩ造となっている。ゲ
ート５と絶縁層７で絶縁されているソース電極８はｐ１
ウエル３およびソース領域４に接触している．ｐ９ウエ
ル３はこのソース電極とチャネル領域との間の接触抵抗
を下げるためと、ｎ゛ソース領域４． ｐチャネル領
域２＋ｎベース頭域１から形成される寄生ＮＰＮ ｝ラ
ンジスタをターン・オンしにくくするために設けられる
．この半導体ｖｔｉｔにおいて、ベース頓域１の反対側
のｎ０層あるいはその外側に設けられるｐ゛層に接触す
る電極とソース電極８との間に印加される電圧により、
ｎベース領域ｌとｐチャネル領域２およびｐ１ウエル３
との間のＰＮ接合に逆バイアスが加わると、図に点線で
碩界を示した空乏領域１０が生ずる．逆バイアスが大き
くなるとこのＰＮ接合においてブレークダウンが起こる
が、その際ｐ゛ウエルの先端でアバランシェ降服を起こ
し前述の寄生バイボーラトランジスタ部分へ流れる電流
を抑え、また流れてもそのトランジスタのペース抵抗が
低くなっていることによりオンしにくくするため、ｐ゛
ウエル３の拡散を深くする。寄生トランジスタがオンす
ると大きなｉｎがＰＮ接合を通して流れ、アバランシエ
耐量が低下するが、これによりアバランシエ耐量が向上
する。
しかし、ｐ゛ウエル３の拡散を深くするとｐチャネル領
域２およびｐ゛ウエル３とｎベース領域ｌとの間の耐圧
を保つためにベース領域の厚さを厚くするかその抵抗を
高くしなければならない．その結果、表面に形成された
ＭＯ Ｓ Ｆ ＥＴがオンしたときのＲＤ３＋。旧が上
がることと、拡散を深くするための拡散時間が長くかか
るという問題がある． 本発明の目的は、ベース領域とその表面層に設けられる
高不純物濃度のウエルとの間のアバランシェ耐量を、表
面に形成されるＭＯ Ｓ Ｆ ＥＴのオン抵抗を上げる
ことなく、また長い拡散時間を必要とすることなく向上
させることのできるＭＯＳ型半導体装置を提供すること
にある． 〔課題を解決するための手段〕 上記の目的を達成するために、本発明は、半導体基体の
第一導電型の第一領域の表面層に複数の第二導電型の第
二領域が等しい間隔を介して分散配置され、その第二領
域の中央部には高不純物濃度で深さが第二領域より深い
第二導電型の第三領域、周辺部には深さが第二領域より
浅い第一導電型の第四頭域が形戒され、第二領域の第一
領域と第四領域にはさまれた露出部分の表面上に絶縁膜
を介してゲートが設けられ、第三領域および第四領域に
電極が接触するＭＯＳ型半導体装置において、第二頴域
間の間隔が第二領域の幅より小さいものとする．あるい
は第三領域が第二頚域の中心の周りに存在する環状領域
であるものとする．〔作用〕 第二領域 （チャネル領域）の中で第四領域（ソース領
域）の外側に位置するチャネル形戒部分の幅および第四
領域の幅は表面層に形放されるＭＯＳＦＥＴの所定のタ
ーンオン特性を得るために一定の寸法を必要とする．従
って、第二領域の幅を小さくすると第三領域の幅がせま
くなる。第三領域の幅がせまくなると、第三領域の最深
部での曲率が大であり、第一領域と第二ｆｉＩ域および
第三領域の間に加わる逆バイアスにより先ずこの部分で
アバランシエ降服が起こり、電流がこの部分に流れ込み
、寄生バイポーラトランジスタ部分に流れこむのを抑制
し、そのトランジスタをオンしにくくするので、アバラ
ンシェ耐量が向上する。また、第三領域を環状にしても
、その最深部での曲率が大きくなって同じ作用をする． 〔実施例〕 第１図は本発明の一実施例の耐圧５（１０ ＶのＭＯＳ
型半導体装置を示し、第２図と共通の部分には同一の符
号が付されている．構造は第２図と同しであるが、ｐ形
のチャネル領域２の間隔ｂが狭められ、チャネル領域の
幅ａの７０％にされている．このようにすることにより
ｐ゜ウェル３の先端の曲率が大となり、ｎベース頭域１
とｐチャネル領域２およびｐ゛ウエル３の間に逆バイア
スが加わったとき、この部分での電界集中が大きく、ｐ
＋ウエルを深くしなくてもｐ゜ウエルの先端でアバラン
シェ降服が起こり、寄生バイボーラトランジスタへの電
流の流れ込みが抑えられる．第３図ｆａ＋，（ｂｌは本
発明の別の実施例を示し、第１図と共通の部分には同一
の符号が付されている．第３図山）の平面図に斜線を引
いて示すように、ｐ゛ウエル３は角環状に形戒されてい
る．従ってｐ０ウエル先端の曲率が大となり、この部分
でアバランシェ降服が起こることは第１図の場合と同様
である． なお、本発明は導電型を逆にしたｐチャネル半導体装置
においても同様に実施できることはいうまでもない． 〔発明の効果〕 本発明によれば、一方の電極に接触する高不純物濃度の
領域の幅を狭め最深部での曲率を大にすることにより、
その部分でアバランシェ降服が起こり、ＭＯＳＦＥＴ部
分のオン抵抗を下げることなく、アバランシェ耐量の高
いＭＯＳ型半導体装置を得ることができた．
域２およびｐ゛ウエル３とｎベース領域ｌとの間の耐圧
を保つためにベース領域の厚さを厚くするかその抵抗を
高くしなければならない．その結果、表面に形成された
ＭＯ Ｓ Ｆ ＥＴがオンしたときのＲＤ３＋。旧が上
がることと、拡散を深くするための拡散時間が長くかか
るという問題がある． 本発明の目的は、ベース領域とその表面層に設けられる
高不純物濃度のウエルとの間のアバランシェ耐量を、表
面に形成されるＭＯ Ｓ Ｆ ＥＴのオン抵抗を上げる
ことなく、また長い拡散時間を必要とすることなく向上
させることのできるＭＯＳ型半導体装置を提供すること
にある． 〔課題を解決するための手段〕 上記の目的を達成するために、本発明は、半導体基体の
第一導電型の第一領域の表面層に複数の第二導電型の第
二領域が等しい間隔を介して分散配置され、その第二領
域の中央部には高不純物濃度で深さが第二領域より深い
第二導電型の第三領域、周辺部には深さが第二領域より
浅い第一導電型の第四頭域が形戒され、第二領域の第一
領域と第四領域にはさまれた露出部分の表面上に絶縁膜
を介してゲートが設けられ、第三領域および第四領域に
電極が接触するＭＯＳ型半導体装置において、第二頴域
間の間隔が第二領域の幅より小さいものとする．あるい
は第三領域が第二頚域の中心の周りに存在する環状領域
であるものとする．〔作用〕 第二領域 （チャネル領域）の中で第四領域（ソース領
域）の外側に位置するチャネル形戒部分の幅および第四
領域の幅は表面層に形放されるＭＯＳＦＥＴの所定のタ
ーンオン特性を得るために一定の寸法を必要とする．従
って、第二領域の幅を小さくすると第三領域の幅がせま
くなる。第三領域の幅がせまくなると、第三領域の最深
部での曲率が大であり、第一領域と第二ｆｉＩ域および
第三領域の間に加わる逆バイアスにより先ずこの部分で
アバランシエ降服が起こり、電流がこの部分に流れ込み
、寄生バイポーラトランジスタ部分に流れこむのを抑制
し、そのトランジスタをオンしにくくするので、アバラ
ンシェ耐量が向上する。また、第三領域を環状にしても
、その最深部での曲率が大きくなって同じ作用をする． 〔実施例〕 第１図は本発明の一実施例の耐圧５（１０ ＶのＭＯＳ
型半導体装置を示し、第２図と共通の部分には同一の符
号が付されている．構造は第２図と同しであるが、ｐ形
のチャネル領域２の間隔ｂが狭められ、チャネル領域の
幅ａの７０％にされている．このようにすることにより
ｐ゜ウェル３の先端の曲率が大となり、ｎベース頭域１
とｐチャネル領域２およびｐ゛ウエル３の間に逆バイア
スが加わったとき、この部分での電界集中が大きく、ｐ
＋ウエルを深くしなくてもｐ゜ウエルの先端でアバラン
シェ降服が起こり、寄生バイボーラトランジスタへの電
流の流れ込みが抑えられる．第３図ｆａ＋，（ｂｌは本
発明の別の実施例を示し、第１図と共通の部分には同一
の符号が付されている．第３図山）の平面図に斜線を引
いて示すように、ｐ゛ウエル３は角環状に形戒されてい
る．従ってｐ０ウエル先端の曲率が大となり、この部分
でアバランシェ降服が起こることは第１図の場合と同様
である． なお、本発明は導電型を逆にしたｐチャネル半導体装置
においても同様に実施できることはいうまでもない． 〔発明の効果〕 本発明によれば、一方の電極に接触する高不純物濃度の
領域の幅を狭め最深部での曲率を大にすることにより、
その部分でアバランシェ降服が起こり、ＭＯＳＦＥＴ部
分のオン抵抗を下げることなく、アバランシェ耐量の高
いＭＯＳ型半導体装置を得ることができた．
第１図は本発明の一実施例のＭＯＳ型半導体装置の要部
断面図、第２図は従来のＭＯＳ型半導体装置の要部断面
図、第３図ｆａｔ，（ｂｌは本発明の別の実施例を示し
、ｔａ＋は透視平面図，中）は＋ａｌのＡ−Ａ線断面図
である． １；ベース領域 （第一領域） ２：チャネル領域（
第二領域） ３：ｐ”ウエル（第三領域）４：ソー
ス領域（第四領域） ５：ゲート、６：第１ 図 第２図 第３図
断面図、第２図は従来のＭＯＳ型半導体装置の要部断面
図、第３図ｆａｔ，（ｂｌは本発明の別の実施例を示し
、ｔａ＋は透視平面図，中）は＋ａｌのＡ−Ａ線断面図
である． １；ベース領域 （第一領域） ２：チャネル領域（
第二領域） ３：ｐ”ウエル（第三領域）４：ソー
ス領域（第四領域） ５：ゲート、６：第１ 図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １）半導体基体の第一導電型の第一領域の表面層に複数
の第二導電型の第二領域が等しい間隔を介して分散配置
され、その第二領域の中央部には高不純物濃度で深さが
第二領域より深い第二導電型の第三領域、周辺部には深
さが第二領域より浅い第一導電型の第四領域が形成され
、第二領域の第一領域と第四領域にはさまれた露出部分
の表面上に絶縁膜を介してゲートが設けられ、第三領域
および第四領域に一つの電極が接触するものにおいて、
第二領域間の間隔が第二領域の幅より小さいことを特徴
とするＭＯＳ型半導体装置。 ２）半導体基体の第一導電型の第一領域の表面層に複数
の第二導電型の第二領域が等しい間隔を介して分散配置
され、その第二領域の中央部には高不純物濃度で深さが
第二領域より深い第二導電型の第三領域、周辺部には深
さが第二領域より浅い第一導電型の第四領域が形成され
、第二領域の第一領域と第四領域にはさまれた露出部分
の表面上に絶縁膜を介してゲートが設けられ、第三領域
および第四領域に一つの電極が接触するものにおいて、
第三領域が第二領域の中心の周りに存在する環状領域で
あることを特徴とするＭＯＳ型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189851A JPH0354868A (ja) | 1989-07-21 | 1989-07-21 | Ｍｏｓ型半導体装置 |
| DE4022021A DE4022021A1 (de) | 1989-07-21 | 1990-07-11 | Mos halbleitervorrichtung |
| US07/557,178 US5043779A (en) | 1989-07-21 | 1990-07-23 | Metal oxide semiconductor device with well region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189851A JPH0354868A (ja) | 1989-07-21 | 1989-07-21 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354868A true JPH0354868A (ja) | 1991-03-08 |
Family
ID=16248251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189851A Pending JPH0354868A (ja) | 1989-07-21 | 1989-07-21 | Ｍｏｓ型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5043779A (ja) |
| JP (1) | JPH0354868A (ja) |
| DE (1) | DE4022021A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005067057A1 (ja) * | 2004-01-07 | 2005-07-21 | Shindengen Electric Manufacturing Co., Ltd. | 半導体装置 |
| JP2007081436A (ja) * | 1996-10-18 | 2007-03-29 | Hitachi Ltd | 半導体装置及びそれを使った電力変換装置 |
| JP2020102540A (ja) * | 2018-12-21 | 2020-07-02 | トヨタ自動車株式会社 | 半導体装置 |
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| JP3216315B2 (ja) * | 1993-04-02 | 2001-10-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| KR100360079B1 (ko) * | 1995-11-02 | 2003-03-15 | 내셔널 세미콘덕터 코포레이션 | 견고성을향상시키는절연게이트반도체디바이스의제조방법 |
| JP3240896B2 (ja) * | 1995-11-21 | 2001-12-25 | 富士電機株式会社 | Ｍｏｓ型半導体素子 |
| US5973361A (en) * | 1996-03-06 | 1999-10-26 | Magepower Semiconductor Corporation | DMOS transistors with diffusion merged body regions manufactured with reduced number of masks and enhanced ruggedness |
| EP1895595B8 (en) * | 1996-10-18 | 2013-11-06 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| US6548860B1 (en) * | 2000-02-29 | 2003-04-15 | General Semiconductor, Inc. | DMOS transistor structure having improved performance |
| DE10026925C2 (de) * | 2000-05-30 | 2002-04-18 | Infineon Technologies Ag | Feldeffektgesteuertes, vertikales Halbleiterbauelement |
| JP4749665B2 (ja) * | 2003-12-12 | 2011-08-17 | ローム株式会社 | 半導体装置 |
| JP4794141B2 (ja) * | 2004-06-03 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子及びその製造方法 |
| JP5789928B2 (ja) * | 2010-08-02 | 2015-10-07 | 富士電機株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58137254A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4206469A (en) * | 1978-09-15 | 1980-06-03 | Westinghouse Electric Corp. | Power metal-oxide-semiconductor-field-effect-transistor |
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
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| EP0279403A3 (en) * | 1987-02-16 | 1988-12-07 | Nec Corporation | Vertical mos field effect transistor having a high withstand voltage and a high switching speed |
| US4821095A (en) * | 1987-03-12 | 1989-04-11 | General Electric Company | Insulated gate semiconductor device with extra short grid and method of fabrication |
-
1989
- 1989-07-21 JP JP1189851A patent/JPH0354868A/ja active Pending
-
1990
- 1990-07-11 DE DE4022021A patent/DE4022021A1/de not_active Ceased
- 1990-07-23 US US07/557,178 patent/US5043779A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137254A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
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| JP2020102540A (ja) * | 2018-12-21 | 2020-07-02 | トヨタ自動車株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5043779A (en) | 1991-08-27 |
| DE4022021A1 (de) | 1991-01-24 |
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