JPH0351113B2 - - Google Patents
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- H—ELECTRICITY
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は単一のトランジスタと単一のキヤパシ
タとからなる半導体記憶装置、いわゆる１トラン
ジスタ形ダイナミツクメモリセルおよびその製造
方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory device comprising a single transistor and a single capacitor, a so-called one-transistor type dynamic memory cell, and a method for manufacturing the same.
従来この種のメモリセルのキヤパシタとして、
溝埋め込み形キヤパシタを使用するものが提案さ
れている。第６図は、このようなキヤパシタを用
いたメモリセルの構成例を示す断面図であるが、
シリコン基板１の表面に、ビツト線２のコンタク
トホール２Ａ、トランスフアーゲート３および溝
キヤパシタ４が、リソグラフイー工程における合
せ余裕を考慮して平面的に並んで配置されてい
る。なお、５は素子間分離領域、６はキヤパシタ
の一方の電極を構成する導電体層、７はチヤネル
カツト領域、８は絶縁膜、９Ａ，９Ｂはソース・
ドレインを構成する高不純物濃度領域、９Ｂはキ
ヤパシタの対極を構成する基板１と逆導電形の不
純物を含む半導体領域である。
Conventionally, as a capacitor for this type of memory cell,
A method using a groove-embedded capacitor has been proposed. FIG. 6 is a cross-sectional view showing an example of the configuration of a memory cell using such a capacitor.
On the surface of a silicon substrate 1, a contact hole 2A of a bit line 2, a transfer gate 3, and a groove capacitor 4 are arranged side by side in a plane, taking into consideration the alignment margin in the lithography process. Note that 5 is an isolation region between elements, 6 is a conductive layer constituting one electrode of a capacitor, 7 is a channel cut region, 8 is an insulating film, and 9A and 9B are source/conductor layers.
The high impurity concentration region 9B constituting the drain is a semiconductor region containing impurities of a conductivity type opposite to that of the substrate 1 constituting the counter electrode of the capacitor.
上記構成において、メモリセル面積を縮小する
には、ビツト線コンタクトホール２Ａ、トランス
フアーゲート３および溝キヤパシタ４の平面的面
積を縮小するとともに、上述した合せ余裕を低減
し、かつ素子間分離領域５の幅も低減しなければ
ならない。 In the above configuration, in order to reduce the memory cell area, the planar area of the bit line contact hole 2A, transfer gate 3, and groove capacitor 4 is reduced, the above-mentioned alignment margin is reduced, and the element isolation region 5 is reduced. width must also be reduced.
しかし、図示のような構成においてトランスフ
アーゲート３の寸法を縮小すると、サブスレツシ
ヨルドリーク電流が増えるという問題がある。ま
た、溝キヤパシタ４の平面的面積を縮小する場合
には、メモリ動作に必要な容量を確保するために
非常に深い溝を形成しなければならなくなるとい
う問題がある。さらに、素子間分離領域５の幅を
低減し溝キヤパシタ間の間隔を狭めると、溝キヤ
パシタ相互間でパンチスルー電流が流れやすくな
りセル間干渉を引き起こすという問題があり、結
局メモリセル面積を10μm2程度以下にすることは
困難であつた。 However, if the dimensions of the transfer gate 3 are reduced in the configuration as shown, there is a problem in that subthreshold leakage current increases. Further, when reducing the planar area of the groove capacitor 4, there is a problem that a very deep groove must be formed in order to secure the capacity necessary for memory operation. Furthermore, if the width of the element isolation region 5 is reduced and the spacing between the groove capacitors is narrowed, there is a problem that punch-through current tends to flow between the groove capacitors, causing interference between cells . It was difficult to reduce the amount below that level.
本発明はこのような事情に鑑みてなされたもの
で、その目的は、メモリセル面積を縮小し高密度
に集積化することが可能な半導体記憶装置および
その製造方法を提供することにある。
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor memory device that can reduce the memory cell area and be highly integrated, and a method for manufacturing the same.
このような目的を達成するために、本発明の半
導体記憶装置は、半導体基板に格子状の溝を形成
し、この溝を、半導体層の主表面に形成された第
１の溝とこの第１の溝の底部に開口部を有し底部
が高不純物濃度の半導体領域まで達する第２の溝
とから形成し、第１の溝の側面部にトランジスタ
を、第２の溝の側面部にキヤパシタを形成したも
のである
また、本発明の第１の製造方法は、格子状の第
１の溝の側面に第１の絶縁膜を形成し、第１の絶
縁膜上に第１の導電体層を第１の溝が完全には埋
め込まれないように形成し、第１の溝の底部に開
口部を有し底部が高不純物濃度の半導体領域まで
達する第２の溝を形成し、この第２の溝の側面お
よび第１の導電体層上に第２の絶縁膜を形成し、
この第２の絶縁膜上に第１、第２の溝を埋め込む
ように第２の導電体層を形成するものである。 In order to achieve such an object, the semiconductor memory device of the present invention forms a lattice-like groove in a semiconductor substrate, and connects this groove with a first groove formed on the main surface of a semiconductor layer. a second trench having an opening at the bottom of the trench and a bottom reaching the semiconductor region with a high impurity concentration, and a transistor on the side surface of the first trench and a capacitor on the side surface of the second trench. Further, in the first manufacturing method of the present invention, a first insulating film is formed on the side surface of the first lattice groove, and a first conductive layer is formed on the first insulating film. The first trench is formed so that it is not completely buried, and a second trench is formed that has an opening at the bottom of the first trench and whose bottom reaches the semiconductor region with a high impurity concentration. forming a second insulating film on the side surfaces of the groove and the first conductor layer;
A second conductive layer is formed on this second insulating film so as to fill the first and second trenches.
また、本発明の第２の製造方法は、格子状の第
１の溝の側面に溝が完全には埋め込まれないよう
にマスク材層を形成し、第１の溝の底部に開口部
を有し底部が高不純物濃度の半導体領域まで達す
る第２の溝を形成し、この第２の溝の側面に第１
の絶縁膜を形成し、この第１の絶縁膜上に第２の
溝を埋め込むように第１の導電体層を形成し、マ
スク材層を除去し、第１の溝を側面および第１の
導電体層上に第２の絶縁膜を形成し、この第２の
絶縁膜上に第１の溝を埋め込むように第２の導電
体層を形成するものである。いずれの方法によつ
ても、トランジスタとキヤパシタとは自己整合的
に形成される。以下、実施例を用いて本発明を詳
細に説明する。 Further, in the second manufacturing method of the present invention, a mask material layer is formed on the side surfaces of the first groove in a lattice shape so that the groove is not completely buried, and an opening is formed at the bottom of the first groove. A second trench is formed whose bottom reaches the semiconductor region with high impurity concentration, and a first trench is formed on the side surface of this second trench.
A first conductive layer is formed on the first insulating film so as to bury a second trench, and the mask material layer is removed, and the first trench is buried in the side surface and the first conductive layer. A second insulating film is formed on the conductive layer, and the second conductive layer is formed on the second insulating film so as to fill the first trench. In either method, the transistor and capacitor are formed in a self-aligned manner. Hereinafter, the present invention will be explained in detail using Examples.
第１図は本発明の一実施例を示す断面図であ
り、１１はｐ形シリコン基板、１２はアルミニウ
ムからなるビツト線、１２Ａはビツト線コンタク
トホール、１３はワード線と兼用されるポリシリ
コンからなるトランスフアーゲート、１４は溝キ
ヤパシタ、１５は素子間分離領域、１６はキヤパ
シタの一方の電極を構成するポリシリコンからな
るセルプレート、１７はチヤネルカツト領域で基
板１１と同一導電形の不純物が高濃度にドーピン
グされたp+領域、１８Ａ，１８Ｂ，１８Ｃは絶
縁膜、１９Ａ，１９Ｂはソース・ドレイン領域を
構成するn+領域、１９Ｃはｎ領域である。
FIG. 1 is a cross-sectional view showing one embodiment of the present invention, where 11 is a p-type silicon substrate, 12 is a bit line made of aluminum, 12A is a bit line contact hole, and 13 is made of polysilicon which also serves as a word line. 14 is a groove capacitor, 15 is an isolation region, 16 is a cell plate made of polysilicon that constitutes one electrode of the capacitor, and 17 is a channel cut region, which is highly concentrated with impurities of the same conductivity type as the substrate 11. 18A, 18B and 18C are insulating films , 19A and 19B are n + regions forming source/drain regions, and 19C is an n region.
同図から明らかなように、本実施例では、１メ
モリセルを構成するキヤパシタのみならずトラン
ジスタも溝内に、溝の深さ方向にキヤパシタと直
列の縦形に形成してあることから、トランスフア
ーゲート１３のゲート長がメモリセル面積に影響
することはなく、チヤンネル長を、メモリセルの
高密度化を妨げることなく、サブスレツシヨルド
リーク電流を抑制するために十分な長さとするこ
とができる。また、基板１１の主表面に形成され
た第１の溝の側面にゲート絶縁膜１８Ａを介して
トランスフアーゲート１３が溝を完全には埋め込
まないように形成され、残つた第１の溝底部を開
口部とする第２の溝にキヤパシタ１４が設けら
れ、両者は後述するようにリソグラフイー工程を
経ずセルフアライン的に形成できるため、合せ余
裕はトランスフアゲーアーゲート形成する第１の
溝のエツジとビツト線コンタクトホール１２Ａと
の間に必要となるのみである。さらに、ビツト線
コンタクトホール１２Ａの周辺にトランスフアー
ゲート１３および溝キヤパシタ１４がリング状に
配置され、またセルプレート１６と基板１１との
間にはチヤネルカツトp+領域１７および厚い酸
化膜からなる分離用絶縁膜１８Ｃ（これは必ずし
も必要ではない）が形成されていることにより、
セル間の干渉は極力抑制される。 As is clear from the figure, in this example, not only the capacitor constituting one memory cell but also the transistor are formed vertically in the trench in series with the capacitor in the depth direction of the trench. The gate length of the gate 13 does not affect the memory cell area, and the channel length can be made long enough to suppress subthreshold leakage current without hindering the increase in memory cell density. Further, a transfer gate 13 is formed on the side surface of the first groove formed on the main surface of the substrate 11 via the gate insulating film 18A so as not to completely bury the groove, and fills the remaining first groove bottom. The capacitor 14 is provided in the second groove that serves as the opening, and since both can be formed in a self-aligned manner without going through a lithography process as described later, the alignment margin is the same as the edge of the first groove forming the transfer gate. It is only necessary between the bit line contact hole 12A and the bit line contact hole 12A. Furthermore, a transfer gate 13 and a groove capacitor 14 are arranged in a ring shape around the bit line contact hole 12A, and between the cell plate 16 and the substrate 11 there is a channel cut p + region 17 and an isolation layer made of a thick oxide film. By forming the insulating film 18C (this is not necessarily required),
Interference between cells is suppressed as much as possible.
なお、本実施例では溝キヤパシタ１４を構成す
る基板１１の表面に基板１１と逆極性の不純物を
含む半導体領域、ｎ領域１９Ｃが設けてあるが、
これはセルプレート電位が電源電圧程度（電源電
圧＋しきい値電圧）以下においても溝キヤパシタ
に十分な電荷を蓄積させるためのものであり、セ
ルプレート電位が電源電圧より十分大きければ必
ずしも必要ではない。またトランスフアーゲート
１３に対するソース・ドレイン用n+領域１９Ａ
はビツト線１２との十分なコンタクトのため、
n+領域１９Ｂは、第１の溝エツジ部で絶縁膜厚
が大きく電界が弱まることが考えられるためその
影響を除去するためで、この溝キヤパシタ１４と
の接続部のn+領域１９Ｂは必ずしも必要ではな
い。また、n+領域１９Ａはビツト線コンタクト
ホール１２Ａよりわずかに大きくするのみで良
く、接合部の抵抗の増大が許容できる回路の設計
であればビツト線との接合はシヨツトキー接合で
も差支えない。 In this embodiment, an n-region 19C, which is a semiconductor region containing impurities of opposite polarity to the substrate 11, is provided on the surface of the substrate 11 constituting the groove capacitor 14.
This is to allow the groove capacitor to accumulate sufficient charge even when the cell plate potential is below the power supply voltage (power supply voltage + threshold voltage), and is not necessarily necessary if the cell plate potential is sufficiently larger than the power supply voltage. . In addition, source/drain n + region 19A for transfer gate 13
Because of the sufficient contact with the bit line 12,
The purpose of the n + region 19B is to remove the influence of the thick insulating film at the first trench edge where the electric field is likely to weaken, and the n + region 19B at the connection with the trench capacitor 14 is not necessarily necessary. isn't it. Further, the n + region 19A only needs to be made slightly larger than the bit line contact hole 12A, and if the circuit design allows an increase in resistance at the junction, a Schottky junction may be used for the junction with the bit line.
第２図は本実施例の４メモリセル分の平面パタ
ーン図である。各メモリセルは、ビツト線Ｂ１，
Ｂ２等とワード線Ｗ１，Ｗ２等との各交叉領域に
形成され、例えば最小加工寸法0.3μｍ、合せ余裕
0.3μｍ程度の設計ルールを用いた場合、キヤパシ
タ容量を減少することなく、メモリ面積を３〜
4μm2と従来の平面形メモリセル面積の1/2〜1/3
にすることが可能であり、大幅な高度化が実現で
きる。 FIG. 2 is a plan pattern diagram for four memory cells of this embodiment. Each memory cell has a bit line B1,
Formed in each intersection area between B2, etc. and word lines W1, W2, etc., for example, minimum processing size 0.3 μm, alignment margin.
If a design rule of about 0.3 μm is used, the memory area can be reduced by 3 to 3 μm without reducing the capacitor capacity.
4μm 2 , 1/2 to 1/3 of the area of a conventional planar memory cell
It is possible to make it possible to achieve significant sophistication.
次に、第３図を用いてこのような半導体記憶装
置の製造方法の一例を説明する。 Next, an example of a method for manufacturing such a semiconductor memory device will be described with reference to FIG.
まず、シリコン基板１１上に第１の熱酸化膜２
０を300〜500Åの厚さに形成し、イオン注入法に
よりシリコン基板１１表面にn+層２１を形成す
る。次に第１の熱酸化膜２０上に公知の付着法に
よりシリコン窒化膜２２を1000〜2000Å、シリコ
ン酸化膜２３を3000〜4000Åの厚さに順次堆積し
多層膜を形成する。次いで全面にレジストを被着
した後リソグラフイー工程で1μｍ程度の幅を有
する格子状のレジストパターン２６を形成する
（第３図ａ）。 First, a first thermal oxide film 2 is formed on a silicon substrate 11.
0 to a thickness of 300 to 500 Å, and an n + layer 21 is formed on the surface of the silicon substrate 11 by ion implantation. Next, a silicon nitride film 22 is sequentially deposited to a thickness of 1000 to 2000 Å and a silicon oxide film 23 is deposited to a thickness of 3000 to 4000 Å on the first thermal oxide film 20 by a known deposition method to form a multilayer film. Next, after a resist is applied to the entire surface, a lattice-shaped resist pattern 26 having a width of about 1 μm is formed by a lithography process (FIG. 3a).
このレジストパターン２６をエツチングマスク
とし、反応性イオンエツチング（RIE）により上
記多層膜を除去してシリコン基板１１の表面を露
出させる（第３図ｂ）。 Using this resist pattern 26 as an etching mask, the multilayer film is removed by reactive ion etching (RIE) to expose the surface of the silicon substrate 11 (FIG. 3b).
レジストパターン２６を除去した後、上記多層
膜をマスクとして反応性イオンエツチングにより
シリコン基板１を1μｍ程度エツチングし、縦形
トランジスタを形成する第１の溝Ａを形成する
（第３図ｃ）。 After removing the resist pattern 26, the silicon substrate 1 is etched by about 1 μm by reactive ion etching using the multilayer film as a mask to form a first trench A in which a vertical transistor will be formed (FIG. 3c).
エツチングで生じた汚染・損傷を除去するため
溝内面をフツ硝酸系液で洗浄後、前記多層膜の一
部である上層の酸化膜２３を除去する。次に熱酸
化により溝内面に、縦形トランジスタのゲート絶
縁膜となる200〜300Å厚さの熱酸化膜２７を形成
した後、イオン注入法により溝底部にソース・ド
レイン領域となるn+領域２８を形成するが、前
述したようにこのn+領域２８は必ずしも必要で
はない（第３図ｄ）。 After cleaning the inner surface of the groove with a hydrofluoric acid-based solution to remove contamination and damage caused by etching, the upper oxide film 23, which is part of the multilayer film, is removed. Next, a thermal oxide film 27 with a thickness of 200 to 300 Å, which will become the gate insulating film of the vertical transistor, is formed on the inner surface of the trench by thermal oxidation, and then an n + region 28, which will become the source/drain region, is formed at the bottom of the trench by ion implantation. However, as mentioned above, this n + region 28 is not necessarily required (FIG. 3d).
次に縦形トランジスタのゲート電極となる多結
晶シリコン２９を公知の技術により溝内が完全に
は埋め込まれないように2500〜3000Å程度堆積
し、次に多結晶シリコン２９の表面を全面的に
300〜500Å程度熱酸化して酸化膜３０を形成した
後、公知技術によりシリコン窒化膜３３を1000〜
2000Å、シリコン酸化膜５１を3000〜4000Åの厚
さに堆積する（第３図ｅ）。 Next, polycrystalline silicon 29, which will become the gate electrode of the vertical transistor, is deposited to a thickness of about 2500 to 3000 Å using a known technique so as not to completely fill the trench, and then the surface of polycrystalline silicon 29 is completely covered.
After forming an oxide film 30 by thermal oxidation of about 300 to 500 Å, a silicon nitride film 33 of about 1000 to 500 Å is formed using a known technique.
2000 Å, and a silicon oxide film 51 is deposited to a thickness of 3000 to 4000 Å (FIG. 3e).
反応性イオンエツチング法により表面平坦面上
のシリコン酸化膜５１、シリコン窒化膜３３およ
びシリコン酸化膜３０を除去し、多結晶シリコン
２９の表面を露出させる（第３図ｆ）。 Silicon oxide film 51, silicon nitride film 33 and silicon oxide film 30 on the flat surface are removed by reactive ion etching to expose the surface of polycrystalline silicon 29 (FIG. 3f).
次に溝内面のシリコン酸化膜５１を除去した後
熱酸化に施し露出している多結晶シリコン２９の
表面にのみ選択的に酸化膜４１を形成する（第３
図ｇ）。 Next, after removing the silicon oxide film 51 on the inner surface of the trench, thermal oxidation is performed to selectively form an oxide film 41 only on the exposed surface of the polycrystalline silicon 29 (third
Figure g).
溝内部のゲート電極を構成する多結晶シリコン
２９間を開口部とし、さらに反応性イオンエツチ
ングを行なうことによりシリコン窒化膜３３、シ
リコン酸化膜３０、多結晶シリコン２９、シリコ
ン酸化膜２７およびシリコン基板１７をエツチン
グし、2μｍ程度のキヤパシタ部となる溝Ｂを形
成する（第３図ｈ）。 Openings are made between the polycrystalline silicon 29 constituting the gate electrode inside the trench, and reactive ion etching is performed to form silicon nitride film 33, silicon oxide film 30, polycrystalline silicon 29, silicon oxide film 27, and silicon substrate 17. A groove B of about 2 μm, which will become the capacitor portion, is formed by etching (Fig. 3h).
溝内面の洗浄処理後、リンを添加したシリコン
酸化膜３６を溝内部に埋め込み、熱酸化により溝
キヤパシタ部のシリコン基板１１にｎ領域３７を
形成する（第３図ｉ）。 After cleaning the inner surface of the trench, a silicon oxide film 36 doped with phosphorus is buried inside the trench, and an n region 37 is formed on the silicon substrate 11 in the trench capacitor portion by thermal oxidation (FIG. 3i).
溝キヤパシタ部内部のリン添加シリコン酸化膜
３６を除去した後、再度キヤパシタの熱酸化膜３
８を50〜100Å厚さに形成し、イオン注入法によ
り溝キヤパシタ部底部平坦面にp+領域３４を形
成する。続いてセルプレートとなる多結晶シリコ
ン４０を公知の方法により3000〜4000Å厚さに付
着させる（第３図ｊ）。 After removing the phosphorus-doped silicon oxide film 36 inside the groove capacitor part, the thermal oxide film 3 of the capacitor is removed again.
8 is formed to a thickness of 50 to 100 Å, and a p + region 34 is formed on the flat surface of the bottom of the groove capacitor portion by ion implantation. Subsequently, polycrystalline silicon 40, which will become a cell plate, is deposited to a thickness of 3000 to 4000 Å by a known method (FIG. 3j).
反応性イオンエツチングにより溝上部平坦面上
の多結晶シリコン４０を除去する（第３図ｋ）。 The polycrystalline silicon 40 on the flat surface above the trench is removed by reactive ion etching (FIG. 3k).
フツ酸系のエツチング液により溝上部の多結晶
シリコン酸化膜４１を除去し、ゲート電極用多結
晶シリコン２９の表面を露出させる（第３図ｌ）。 The polycrystalline silicon oxide film 41 above the trench is removed using a hydrofluoric acid-based etching solution to expose the surface of the polycrystalline silicon 29 for the gate electrode (FIG. 3l).
ワード線となる多結晶シリコン４２を3000〜
4000Å、さらにシリコン窒化膜３９を500〜1000
Åの厚さに付着させる（第３図ｍ）。 Polycrystalline silicon 42 which becomes the word line is 3000 ~
4000Å, further silicon nitride film 39 500~1000Å
The film is deposited to a thickness of 1.5 Å (Fig. 3m).
リソグラフイー工程によりパターニングしたレ
ジスト４６をエツチングマスクとして溝直上部の
シリコン窒化膜３９を除去する（第３図ｎ）。 The silicon nitride film 39 directly above the trench is removed using the resist 46 patterned by the lithography process as an etching mask (FIG. 3n).
次に水素・酸素の混合気中で熱酸化を施し、溝
直上部の多結晶シリコン４２を選択的に酸化させ
シリコン酸化膜４７を形成する（第３図ｏ）。 Next, thermal oxidation is performed in a mixture of hydrogen and oxygen to selectively oxidize the polycrystalline silicon 42 directly above the groove, forming a silicon oxide film 47 (FIG. 3o).
多結晶シリコン４２表面のシリコン窒化膜３３
を除去した後、この表面に熱酸化膜４３を形成
し、次いでリソグラフイーによりレジスト（図示
せず）にビツト線とのコンタクトおよびワード線
としてのパターニングを施し、このレジストをマ
スクとしてドライエツチングにより加工処理す
る。その後再度熱酸化を行ないビツト線コンタク
ト部内側面に酸化膜４４を形成し、反応性イオン
エツチングによりビツト線コンタクト下部のシリ
コン窒化膜２２およびシリコン酸化膜２０を除去
する（第３図ｐ）。 Silicon nitride film 33 on the surface of polycrystalline silicon 42
After removing this, a thermal oxide film 43 is formed on this surface, and then a resist (not shown) is patterned by lithography as a contact with a bit line and as a word line, and processed by dry etching using this resist as a mask. Process. Thereafter, thermal oxidation is performed again to form an oxide film 44 on the inner surface of the bit line contact portion, and silicon nitride film 22 and silicon oxide film 20 below the bit line contact are removed by reactive ion etching (FIG. 3P).
ビツト線用のアルミニウム４５を付着させ、リ
ソグラフイーおよびエツチングを経て所定パター
ンのビツト線を形成する（第３図ｑ）。 Aluminum 45 for bit lines is deposited, and bit lines in a predetermined pattern are formed through lithography and etching (FIG. 3q).
上述した実施例では、基板として単なるｐ形シ
リコン基板１１を用いたが、p+領域上にp-層を
エピタキシヤル成長させた基板を用いてもよい。
その最終工程図を第４図に示すが、この場合、第
３図ｃに相当する縦形トランジスタ形成用の溝エ
ツチングにおいてはp+領域１０１上のp-層１０
２内のみに第１の溝Ａを形成し、以下上述したと
同様に縦形トランジスタを作製する。そして、第
３図ｈに相当する溝キヤパシタ用の溝エツチング
においてはp+領域１０１まで達するように第２
の溝Ｂを形成する。このようにすることにより、
第３図ｊの溝キヤパシタ下部へのp+領域３４形
成用イオン注入工程が不要となる。また、高濃度
p+のエピ基板を用いることによりキヤパシタ間
の分離は完全となり、セル間干渉フリーが実現で
きる。 In the above embodiment, a simple p-type silicon substrate 11 was used as the substrate, but a substrate in which a p - layer was epitaxially grown on a p + region may also be used.
A diagram of the final process is shown in FIG . 4. In this case, in trench etching for forming a vertical transistor corresponding to FIG .
A first trench A is formed only in the trench 2, and a vertical transistor is manufactured in the same manner as described above. In the groove etching for the groove capacitor, which corresponds to FIG .
groove B is formed. By doing this,
The ion implantation step for forming the p + region 34 into the lower part of the groove capacitor shown in FIG. 3j is not necessary. Also, high concentration
By using a p + epitaxial substrate, the capacitors are completely separated, and interference-free cells can be achieved.
上述し実施例では、MOSFETのゲート電極を
形成した後にキヤパシタ用の電極を形成したが、
この順序は入れ換えることも可能である。次に第
５図を用いてこれを詳細に説明する。 In the example described above, the electrode for the capacitor was formed after forming the gate electrode of the MOSFET.
This order can also be changed. Next, this will be explained in detail using FIG.
まず、前述したと同様にｐ形シリコン基板１１
上に第１の熱酸化膜２０を形成した後n+層２１
を形成し、シリコン窒化膜２２およびシリコン酸
化膜２３、さらにシリコン窒化膜２４およびシリ
コン酸化膜２５を同程度の膜厚に堆積し、多層膜
を形成する。次にリソグラフイー工程により1μ
ｍ程度の幅の格子状のレジストパターン２６を形
成する（第５図ａ）。 First, as described above, the p-type silicon substrate 11
After forming the first thermal oxide film 20 on the n + layer 21
A silicon nitride film 22 and a silicon oxide film 23, as well as a silicon nitride film 24 and a silicon oxide film 25 are deposited to the same thickness to form a multilayer film. Next, a 1μ
A grid-like resist pattern 26 having a width of about m is formed (FIG. 5a).
このレジストパターン２６をエツチングマスク
として反応性イオンエツチングにより上記多層膜
を除去しシリコン基板１１表面を露出させる（第
５図ｂ）。 Using this resist pattern 26 as an etching mask, the multilayer film is removed by reactive ion etching to expose the surface of the silicon substrate 11 (FIG. 5b).
レジストパターン２６除去後、上記多層膜をマ
スクとして再度反応性イオンエツチングによりシ
リコン基板１１を1μｍ程度の深さエツチングし
縦形トランジスタを形成する第１の溝Ａを形成す
る（第５図ｃ）。 After removing the resist pattern 26, using the multilayer film as a mask, the silicon substrate 11 is etched again to a depth of about 1 .mu.m by reactive ion etching to form a first trench A for forming a vertical transistor (FIG. 5c).
前述したと同様溝内面を洗浄後、上記多層膜の
一部である上層のシリコン酸化膜２５およびシリ
コン窒化膜２４を除去する。次いで前述したと同
様に熱酸化により溝内面に熱酸化膜２７を形成
後、イオン注入により溝底部にn+層２８を形成
する（第５図ｄ）。 After cleaning the inner surface of the groove as described above, the upper silicon oxide film 25 and silicon nitride film 24, which are part of the multilayer film, are removed. Next, a thermal oxide film 27 is formed on the inner surface of the trench by thermal oxidation in the same manner as described above, and then an n + layer 28 is formed at the bottom of the trench by ion implantation (FIG. 5d).
次に前述したと同様にシリコン酸化膜５１を堆
積する（第５図ｅ）。 Next, a silicon oxide film 51 is deposited in the same manner as described above (FIG. 5e).
反応性イオンエツチング法により溝上部および
底部の平坦面上の酸化膜５１のみを除去する。す
なわち、溝側面にのみ酸化膜５１が残される（第
５図ｆ）。 Only the oxide film 51 on the flat surfaces at the top and bottom of the trench is removed by reactive ion etching. That is, the oxide film 51 is left only on the side surfaces of the trench (FIG. 5f).
溝底部の酸化膜５１間の開口部を反応性イオン
エツチングにより2μｍ程度エツチングし、キヤ
パシタ部となる第２の溝Ｂを形成する（第５図
ｇ）。 The opening between the oxide films 51 at the bottom of the groove is etched by about 2 μm by reactive ion etching to form a second groove B which will become a capacitor portion (FIG. 5g).
第２の溝内面を洗浄処理後、熱酸化を施して
100〜300Å程度の熱酸化膜３２を形成した後、窒
化膜３３を1000〜1500Å付着させる（第５図ｈ）。 After cleaning the inner surface of the second groove, thermal oxidation is applied.
After forming a thermal oxide film 32 of about 100 to 300 Å, a nitride film 33 of 1000 to 1500 Å is deposited (FIG. 5h).
反応性イオンエツチングにより溝上部および底
部平坦面上のシリコン窒化膜３３を除去し、イオ
ン注入法により溝キヤパシタ部底部平坦面にp+
領域３４を形成する。次に水素・酸素の混合気中
で熱酸化を行ない、溝底部のみに選択的に分離酸
化膜３５を形成する（第５図ｉ）。 The silicon nitride film 33 on the top and bottom flat surfaces of the trench is removed by reactive ion etching, and p + is deposited on the bottom flat surface of the trench capacitor by ion implantation.
A region 34 is formed. Next, thermal oxidation is performed in a mixture of hydrogen and oxygen to selectively form an isolation oxide film 35 only at the bottom of the trench (FIG. 5i).
溝内面の窒化膜３３を除去した後、リンを添加
したシリコン酸化膜３６を溝内部に埋め込み、熱
拡散により溝キヤパシタ部の溝側面のシリコン基
板にｎ領域３７を形成する（第５図ｊ）。 After removing the nitride film 33 on the inner surface of the trench, a silicon oxide film 36 doped with phosphorus is buried inside the trench, and an n region 37 is formed on the silicon substrate on the side surface of the trench in the trench capacitor portion by thermal diffusion (FIG. 5j). .
溝キヤパシタ部内部のリン添加シリコン酸化膜
３６と溝表面の熱酸化膜３２を除去した後、再度
キヤパシタ用の熱酸化膜３８を50〜100Å形成し、
セルプレートとなる多結晶シリコン４０を公知の
方法により3000〜4000Å厚さに付着させ、反応性
イオンエツチングにより溝上部平坦面上の多結晶
シリコン４０を除去する（第５図ｋ）。 After removing the phosphorus-doped silicon oxide film 36 inside the groove capacitor portion and the thermal oxide film 32 on the groove surface, a thermal oxide film 38 for the capacitor is formed again with a thickness of 50 to 100 Å.
Polycrystalline silicon 40, which will become a cell plate, is deposited to a thickness of 3000 to 4000 Å by a known method, and the polycrystalline silicon 40 on the flat surface above the groove is removed by reactive ion etching (FIG. 5k).
次に、第１の溝側面に付着させた酸化膜５１，
２７および溝上部平坦面上に付着させ酸化膜２３
をエツチング除去し後、熱酸化により第１の溝内
表面およびセルプレート用多結晶シリコン４０表
面にトランスフアーゲート用絶縁膜となる熱酸化
膜５２を形成する（第５図ｌ）。 Next, the oxide film 51 attached to the side surface of the first trench,
27 and the oxide film 23 deposited on the flat surface of the upper part of the trench.
After removing by etching, a thermal oxide film 52, which will become a transfer gate insulating film, is formed on the inner surface of the first trench and the surface of the cell plate polycrystalline silicon 40 by thermal oxidation (FIG. 5l).
トランスフアーゲート用およびワード線用の多
結晶シリコン４２を公知の方法で付着させて第１
の溝内を完全に埋め込み、さらに表面に熱酸化膜
４３を形成する（第５図ｍ）。 Polycrystalline silicon 42 for transfer gates and word lines is deposited by a known method.
The inside of the groove is completely buried, and a thermal oxide film 43 is further formed on the surface (FIG. 5m).
リソグラフイー工程によりレジスト（図示せ
ず）にビツト線コンタクトおよびワード線として
のパターニングを施し、ドライエツチングにより
加工処理する。その後再度熱酸化を行ないビツト
線コンタクト部内側面に酸化膜４４を形成し、反
応性イオンエツチングによりビツト線コンタクト
下部の窒化膜２２および酸化膜２０を除去する
（第５図ｎ）。 A resist (not shown) is patterned as bit line contacts and word lines by a lithography process, and processed by dry etching. Thereafter, thermal oxidation is performed again to form an oxide film 44 on the inner surface of the bit line contact portion, and the nitride film 22 and oxide film 20 below the bit line contact are removed by reactive ion etching (FIG. 5n).
ビツト線用のアルミニウム４５を付着させ、リ
ソグラフイー、エツチング工程を経てビツト線を
形成する（第５図ｏ）。 Aluminum 45 for the bit line is deposited, and the bit line is formed through lithography and etching steps (FIG. 5o).
この方法の場合、専用のエツチングマスクとし
ての酸化膜５１を用いて第２の溝の形成等を行な
うことにより、これらの工程における加工がより
確実に行なえる利点がある。なお、この方法も、
第４図に示したと同様のエピ基板にも適用できる
ことは言うまでもない。 This method has the advantage that processing in these steps can be carried out more reliably by forming the second groove and the like using the oxide film 51 as a dedicated etching mask. Note that this method also
Needless to say, the present invention can also be applied to an epitaxial substrate similar to that shown in FIG.
なお、上述した各製造方法はそれぞれ本発明の
一実施例であり、本発明はこれに限定されるもの
ではない。例えばトランスフアーゲート形成用の
第１の溝形成後のイオン注入は必ずしも必要でな
いことは先に述べた通りであり、また溝上部の
n+層２１形成用のイオン注入もワード線用多結
晶シリコン４２の加工後にコンタクトホールから
行なつても差支えない。また溝キヤパシタ底部の
分離用酸化膜３５の形成と溝キヤパシタのｎ領域
３７の形成の順序はどちらが先でもよく、さらに
分離用酸化膜３５は必ずしも特に設ける必要はな
く、第４図および第５図はこれを省いた例であ
る。 Note that each of the manufacturing methods described above is an example of the present invention, and the present invention is not limited thereto. For example, as mentioned above, ion implantation after forming the first trench for forming a transfer gate is not necessarily necessary, and
Ion implantation for forming the n + layer 21 may also be performed through the contact hole after processing the word line polycrystalline silicon 42. Further, the formation of the isolation oxide film 35 at the bottom of the trench capacitor and the formation of the n-region 37 of the trench capacitor may be performed in any order, and the isolation oxide film 35 does not necessarily have to be provided in any particular order, as shown in FIGS. 4 and 5. is an example where this is omitted.
また、ｎ領域３７を形成するためにリン添加酸
化膜３６を用いたが、例えば気相拡散法等により
ｎ層を形成してもよい。 Further, although the phosphorous-doped oxide film 36 is used to form the n-region 37, the n-layer may be formed by, for example, a vapor phase diffusion method.
さらに、トランスフアーゲートには、CVD等
により形成でき表面の酸化が可能なものとして多
結晶シリコンを用いたが、必ずしもこれに限定さ
れるものではなく、例えばモリブデン、タングス
テン、チタン等のシリサイドなどを用いてもよ
い。同様にビツト線もアルミニウムに限定されず
これらのシリサイド等を用いることができる。 Furthermore, polycrystalline silicon was used for the transfer gate because it can be formed by CVD etc. and the surface can be oxidized, but it is not necessarily limited to this. For example, silicides such as molybdenum, tungsten, titanium, etc. May be used. Similarly, the bit line is not limited to aluminum, and these silicides and the like can also be used.
また、基板としてｐ形シリコンを用いたが、反
応極性の基板を用いた場合には各領域の極性もそ
れに応じて逆になることはいうまでもない。例え
ばリン拡散ｎ領域３７の代りに、例えばボロンの
拡散によりｐ領域が形成される。 Further, although p-type silicon was used as the substrate, it goes without saying that if a reactive polarity substrate is used, the polarity of each region will be reversed accordingly. For example, instead of the phosphorus-diffused n-region 37, a p-region is formed by, for example, boron diffusion.
以上説明したように、本発明の半導体記憶装置
によれば、半導体基板主表面に形成された溝側面
にトランジスタとキヤパシタとを深さ方向に沿つ
て直列に配列したことにより、平面的寸法を拡大
することなくキヤパシタ容量の増大およびサブス
レツシヨルドリーク低減のためのトランスフアー
ゲートの長チヤネル化が図れ、また特に本発明の
製造方法によればトランジスタとキヤパシタとが
セルフアライン的に形成できその間に合せ余裕等
を必要とせず、メモリセルの高密度化が可能とな
る。
As explained above, according to the semiconductor memory device of the present invention, the planar dimensions are increased by arranging the transistors and capacitors in series along the depth direction on the side surfaces of the groove formed on the main surface of the semiconductor substrate. In particular, according to the manufacturing method of the present invention, the transistor and capacitor can be formed in a self-aligned manner, and the capacitor can be formed in a self-aligned manner. It is possible to increase the density of memory cells without requiring extra space.
第１図は本発明の一実施例の半導体記憶装置を
示す断面図、第２図は平面パターン図、第３図、
第４図および第５図はそれぞれ本発明による製造
方法の一例を示す工程断面図、第６図は従来の半
導体記憶装置の構成例を示す断面図である。
１１……ｐ形シリコン基板、１２……ビツト
線、１２Ａ……ビツト線コンタクトホール、１３
……トランスフアーゲート、１４……溝キヤパシ
タ、１５……素子間分離領域、１６……セルプレ
ート、１７……p+領域（チヤネルカツト領域）、
１８Ａ，１８Ｂ，１８Ｃ……絶縁膜、１９Ａ，１
９Ｂ……n+領域（ソース・ドレイン領域）、１９
Ｃ……ｎ領域、２９，４２……トランスフアーゲ
ートおよびワード線を構成する多結晶シリコン、
４０……セルプレートを構成する多結晶シリコ
ン、５１……マスク材層としてのシリコン酸化
膜、１０１……p+領域、１０２……p-層、Ａ…
…第１の溝、Ｂ……第２の溝。
FIG. 1 is a sectional view showing a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a planar pattern diagram, FIG.
4 and 5 are process cross-sectional views showing an example of the manufacturing method according to the present invention, and FIG. 6 is a cross-sectional view showing an example of the configuration of a conventional semiconductor memory device. 11...P-type silicon substrate, 12...Bit line, 12A...Bit line contact hole, 13
... Transfer gate, 14 ... Groove capacitor, 15 ... Inter-element isolation region, 16 ... Cell plate, 17 ... P + region (channel cut region),
18A, 18B, 18C...Insulating film, 19A, 1
9B...n + region (source/drain region), 19
C...n region, 29,42...polycrystalline silicon constituting the transfer gate and word line,
40...Polycrystalline silicon constituting the cell plate, 51...Silicon oxide film as a mask material layer, 101...p + region, 102... p- layer, A...
...first groove, B...second groove.
Claims (1)
らなる半導体記憶装置において、 高不純物濃度を有する半導体領域とこの半導体
領域の表面に形成された同一導電形の半導体層と
からなる半導体基板の主表面に格子状の溝が形成
されており、この溝は、前記半導体層の主表面に
形成された第１の溝とこの第１の溝の底部に開口
部を有し底部が前記半導体領域まで達する第２の
溝とからなる前記半導体基板の深さ方向に直列に
配列された構造を有し、前記第１の溝の側面部に
トランジスタを形成するとともに、前記第２の溝
の側面部にキヤパシタを形成したことを特徴とす
る半導体記憶装置。 ２ 高不純物濃度を有する半導体領域とこの半導
体領域の表面に形成された同一導電形の半導体層
とからなる半導体基板の主表面に格子状の第１の
溝を形成する工程と、この第１の溝の側面に第１
の絶縁膜を形成する工程と、この第１の絶縁膜上
に第１の導電体層を第１の溝が完全には埋め込ま
れないように形成する工程と、前記第１の溝の底
部に開口部を有し底部が前記半導体領域まで達す
る第２の溝を形成する工程と、この第２の溝の側
面および前記第１の導電体層上に第２の絶縁膜を
形成する工程と、この第２の絶縁膜上に前記第２
の溝および第１の溝を埋め込むように第２の導電
体層を形成する工程とを含むことを特徴とする半
導体記憶装置の製造方法。 ３ 高不純物濃度を有する半導体領域とこの半導
体領域の表面に形成された同一導電形の半導体層
とからなる半導体基板の主表面に格子状の第１の
溝を形成する工程と、この第１の溝の側面に溝が
完全には埋め込まれないようにマスク材層を形成
する工程と、前記第１の溝の底部に開口部を有し
底部が前記半導体領域まで達する第２の溝を形成
する工程と、この第２の溝の側面に第１の絶縁膜
を形成する工程と、この第１の絶縁膜上に前記第
２の溝を埋め込むように第１の導電体層を形成す
る工程と、前記マスク材層を除去する工程と、前
記第１の溝の側面および前記第１の導電体層上に
第２の絶縁膜を形成する工程と、この第２の絶縁
膜上に前記第１の溝を埋め込むように第２の導電
体層を形成する工程とを含むこと特徴とする半導
体記憶装置の製造方法。[Claims] 1. A semiconductor memory device comprising a single transistor and a single capacitor, comprising a semiconductor region having a high impurity concentration and a semiconductor layer of the same conductivity type formed on the surface of this semiconductor region. A lattice-shaped groove is formed on the main surface of the semiconductor substrate, and this groove has a first groove formed on the main surface of the semiconductor layer and an opening at the bottom of the first groove. and second trenches that reach the semiconductor region, and are arranged in series in the depth direction of the semiconductor substrate, and a transistor is formed on the side surface of the first trench, and the second trench A semiconductor memory device characterized in that a capacitor is formed on a side surface of the semiconductor memory device. 2. Forming a lattice-shaped first groove in the main surface of a semiconductor substrate consisting of a semiconductor region having a high impurity concentration and a semiconductor layer of the same conductivity type formed on the surface of this semiconductor region; 1st on the side of the groove
forming an insulating film on the first insulating film, forming a first conductive layer on the first insulating film so that the first trench is not completely buried; forming a second trench having an opening whose bottom reaches the semiconductor region; forming a second insulating film on the side surfaces of the second trench and on the first conductor layer; The second insulating film is
forming a second conductive layer so as to fill the trench and the first trench. 3. Forming a lattice-shaped first groove in the main surface of a semiconductor substrate consisting of a semiconductor region having a high impurity concentration and a semiconductor layer of the same conductivity type formed on the surface of this semiconductor region; forming a mask material layer on the side surfaces of the trench so that the trench is not completely buried; and forming a second trench having an opening at the bottom of the first trench and whose bottom reaches the semiconductor region. a step of forming a first insulating film on the side surface of the second trench; and a step of forming a first conductive layer on the first insulating film so as to fill the second trench. , a step of removing the mask material layer, a step of forming a second insulating film on the side surface of the first groove and the first conductor layer, and a step of forming the first insulating film on the second insulating film. forming a second conductor layer so as to fill the groove of the semiconductor memory device.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143230A JPS6123360A (en) | 1984-07-12 | 1984-07-12 | Semiconductor memory and manufacture of the same |
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| KR1019850004990A KR900000207B1 (en) | 1984-07-12 | 1985-07-12 | Semiconductor memory device with trench surrounding each memory cell |
Applications Claiming Priority (1)
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| JP59143230A JPS6123360A (en) | 1984-07-12 | 1984-07-12 | Semiconductor memory and manufacture of the same |
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Families Citing this family (9)
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|---|---|---|---|---|
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