JPH034619A - Phase locked loop circuit - Google Patents
Phase locked loop circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数変動に対して有効な位相同期回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a phase locked circuit that is effective against frequency fluctuations.
従来、この種の位相同期回路として、例えば第５図に示
すように、カウンタ１．カウンタ２２位相比較器３．ル
ープフィルタ４．直流増幅器５゜電圧制御発振器６でル
ープを構成したものが提案されている。この位相同期回
路では、入力端子ＩＮからの入力信号をカウンタ１にて
分周した信号Ａと、電圧制御発振器６からの出力信号を
カウンタ２にて分周した信号Ｂとを位相比較器３にて位
相比較する。そして、この位相比較出力をループフィル
タ４を通し、かつ直流増幅器５で増幅した出力により電
圧制御発振器６の発振周波数を制御することにより、信
号Ａに位相同期した信号Ｂを出力端子ＯＵＴから得るこ
とができる。Conventionally, as this type of phase locked circuit, for example, as shown in FIG. 5, a counter 1. Counter 22 Phase comparator 3. Loop filter 4. It has been proposed that a loop is constructed of a 5° DC amplifier and a voltage controlled oscillator 6. In this phase-locked circuit, a signal A obtained by frequency-dividing an input signal from an input terminal IN by a counter 1 and a signal B obtained by frequency-dividing an output signal from a voltage controlled oscillator 6 by a counter 2 are sent to a phase comparator 3. and compare the phases. Then, by passing this phase comparison output through a loop filter 4 and controlling the oscillation frequency of a voltage controlled oscillator 6 by the output amplified by a DC amplifier 5, a signal B whose phase is synchronized with the signal A can be obtained from the output terminal OUT. I can do it.
上述した従来の位相同期回路は、外部入力信号に周波数
変動がなければ、信号Ａと信号Ｂとの位相差は零にする
ことができるが、外部入力信号の周波数がΔｆ変動する
と、信号Ａと信号Ｂとの間には、同期状態において２π
Δｆ ／ Ｋ （ｒａｄ） （Ｋ：ループゲイン〕の定
常位相誤差が発生する。In the conventional phase-locked circuit described above, if there is no frequency fluctuation in the external input signal, the phase difference between signal A and signal B can be made zero, but if the frequency of the external input signal fluctuates by Δf, the phase difference between signal A and signal B changes. There is a gap of 2π between signal B and signal B in the synchronized state.
A steady phase error of Δf/K (rad) (K: loop gain) occurs.
このため、従来の位相同期回路では、ループゲインを高
くすることで入力周波数変動に対する定常位相誤差を小
さくすることはできるが、これを零にすることは不可能
であり、完全な位相同期を行うことができないという問
題がある。For this reason, in conventional phase-locked circuits, it is possible to reduce the steady-state phase error due to input frequency fluctuations by increasing the loop gain, but it is impossible to reduce this to zero, and complete phase locking is required. The problem is that I can't.
本発明は周波数変動が生じる場合でも位相同期を達成す
ることができる位相同期回路を提供することを目的とす
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a phase-locked circuit that can achieve phase locking even when frequency fluctuations occur.
本発明の位相同期回路は、電圧制御発振器を用いた位相
同期回路に、入力信号と電圧制御発振器の位相誤差を検
出する検出器と、この位相誤差を高速クロックを計数す
ることでディジタル値として検出するカウンタと、この
ディジタル値を積分する積分器と、積分されたディジタ
ル値をアナログ変換するＤ／Ａ変換器と、アナログ化さ
れた位相誤差を電圧制御発振器の制御用電圧にオフセッ
ト量として加える加算器とを付加した構成としている。The phase-locked circuit of the present invention includes a phase-locked circuit using a voltage-controlled oscillator, a detector that detects a phase error between an input signal and the voltage-controlled oscillator, and a detector that detects this phase error as a digital value by counting high-speed clocks. an integrator that integrates this digital value, a D/A converter that converts the integrated digital value to analog, and an addition that adds the analogized phase error to the control voltage of the voltage controlled oscillator as an offset amount. The structure includes an additional container.
この構成では、入力信号に生じた周波数変動に伴う位相
誤差を位相誤差検出器で検出し、この位相誤差をディジ
タル値で積分し、かつこれをアナログ量に変換して電圧
制御発振器の制御電圧に加えることで、入力信号の周波
数弯動に対応して電圧制御発振器の発振周波数を制御で
き、位相誤差を零にして位相同期を実現する。In this configuration, a phase error detector detects the phase error associated with frequency fluctuations that occur in the input signal, integrates this phase error with a digital value, and converts it to an analog value to use as the control voltage for the voltage-controlled oscillator. By adding this, it is possible to control the oscillation frequency of the voltage controlled oscillator in response to the frequency fluctuation of the input signal, and achieve phase synchronization by reducing the phase error to zero.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図であり、第５図
と同一部分には同一符号を付しである。ここでは、第５
図の位相同期回路に加えて、位相誤差検出器７．カウン
タ８．高速クロック発生器９゜ラッチ回路１０．積分器
１１．Ｄ／Ａ変換器１２゜加算器１３を付設し、かつこ
の加算器１３を前記直流増幅器５と電圧制御発振器６と
の間に介挿している。FIG. 1 is a block diagram of an embodiment of the present invention, and the same parts as in FIG. 5 are given the same reference numerals. Here, the fifth
In addition to the phase locked circuit shown in the figure, a phase error detector 7. Counter 8. High speed clock generator 9° latch circuit 10. Integrator 11. A D/A converter 12° adder 13 is attached, and this adder 13 is inserted between the DC amplifier 5 and the voltage controlled oscillator 6.
前記位相誤差検出器７は、第２図に示すように、セレク
タ７１．セット・リセット回路（ＳＲフリップフロップ
）７２．１／２分周器７３．オアゲート７４．ナントゲ
ート７５で構成される。そして、この位相誤差検出器７
は、Ａ、Ｂの各信号をセレクタ７１によって切り換えて
セット・リセット回路７２の各セット入力、リセット入
力とする。As shown in FIG. 2, the phase error detector 7 includes a selector 71. Set/reset circuit (SR flip-flop) 72.1/2 frequency divider 73. Orgate 74. It is composed of Nantes Gate 75. And this phase error detector 7
The A and B signals are switched by the selector 71 and used as the set input and reset input of the set/reset circuit 72, respectively.
また、この位相誤差検出器７からは、加減極性信号Ｃ，
ラッチ信号り、ロード信号Ｆ、セット・リセット出力信
号Ｇを出力でき、かつカウンタ８からはオーバフローキ
ャリー信号Ｅが入力される。Further, from this phase error detector 7, addition/subtraction polarity signals C,
A latch signal, a load signal F, and a set/reset output signal G can be output, and an overflow carry signal E is input from the counter 8.
前記カウンタ８は、前記ロード信号Ｆとセット・リセッ
ト出力信号Ｇに基づいて、セット、リセット間において
高速クロック発生器９で発生された高速クロックＨを計
数する。The counter 8 counts the high-speed clock H generated by the high-speed clock generator 9 between set and reset based on the load signal F and set/reset output signal G.
前記ラッチ回路１０は、前記ラッチ信号りに基づいて、
前記カウンタ８で計数したクロック数をラッチする。The latch circuit 10, based on the latch signal,
The number of clocks counted by the counter 8 is latched.
前記積分器１１は、ラッチされたクロックを加減極性信
号Ｃにより加算或いは減算して積分し、結果として位相
誤差を平均化する。The integrator 11 integrates the latched clock by adding or subtracting it using the addition/subtraction polarity signal C, and averages the phase error as a result.
Ｄ／Ａ変換器１２は、積分されたディジタル値をアナロ
グ量に変換する。The D/A converter 12 converts the integrated digital value into an analog quantity.
加算器１３は、この変換されたアナログ量を、前記直流
増幅器５から電圧制御発振器６に出力される電圧にオフ
セット量として加算し、電圧制御発振器６を制御する電
圧を調整する。The adder 13 adds this converted analog amount to the voltage output from the DC amplifier 5 to the voltage controlled oscillator 6 as an offset amount, thereby adjusting the voltage that controls the voltage controlled oscillator 6.
この構成において、入力端子ＩＮからの入力周波数ｆｉ
のり一ロックをカウンタｌにて１／２’（ｎは整数）し
た信号Ａと、電圧制御発振器６の出力周波数ｆ、をカウ
ンタ２にて１／２”（ｍは整数）した信号Ｂの位相同期
回路においてｆ、＝ｆ、の場合には、同期確立後では信
号Ａと信号Ｂの位相は一致する。In this configuration, the input frequency fi from the input terminal IN
The phase of signal A, which is obtained by obtaining the glue lock by 1/2' (n is an integer) by counter l, and the signal B, which is obtained by obtaining the output frequency f of the voltage controlled oscillator 6 by 1/2' (m is an integer) by counter 2. In the case of f,=f in the synchronous circuit, the phases of signal A and signal B match after synchronization is established.
ところが、入力周波数が変動し、ｆ、＋Δｆ（Δｆは入
力周波数変動）となった場合、定常位相誤差の発生によ
り、Δθ＝２πΔｆ／Ｋ（Δθは位相誤差ｒａｄ ）の
位相差を生じる。However, when the input frequency fluctuates and becomes f, +Δf (Δf is the input frequency fluctuation), a steady phase error occurs, resulting in a phase difference of Δθ=2πΔf/K (Δθ is the phase error rad).
そこで、信号Ａ及びＢをそれぞれ位相誤差検出器７のセ
レクタ７１に入力させる。セレクタ７１は、その選択し
た出力状態を１／２分周器７３を通して得られる加減極
性信号Ｃによりフィードバック的に動作され、セット・
リセット回路７２のセットパルス及びリセットパルスを
信号Ａと信号Ｂのいずれにするかの選択を行う。Therefore, the signals A and B are input to the selector 71 of the phase error detector 7, respectively. The selector 71 is operated in a feedback manner by the addition/subtraction polarity signal C obtained from the selected output state through the 1/2 frequency divider 73.
The set pulse and reset pulse of the reset circuit 72 are selected as either signal A or signal B.
即ち、これを詳述すると、今、第３図に示すように、信
号Ａをセット、信号Ｂをリセットに選ぶ時の信号ＡとＢ
の状態を同図Ｐに示し、信号Ｂをセット、信号Ａをリセ
ットに選ぶ時の信号ＡとＢの状態を同図Ｑに示す。この
時、セット・リセット回路７２の出力はＰ、Ｑ共に状態
１のようになるが、初期状態においてはいずれがセット
パルス。That is, to explain this in detail, as shown in FIG. 3, when signal A is selected as set and signal B is selected as reset, the signals A and B are
The state of the signals A and B when the signal B is set and the signal A is reset is shown in Q of the same figure. At this time, the outputs of the set/reset circuit 72 are both in state 1, P and Q, but in the initial state, either one is a set pulse.
リセットパルスになるかは不定であり、セット・リセッ
ト回路の出力は状態２となる場合があるそこでこれを解
決するために、第４図に示すように、カウンタ８の計数
値に上限をもたせ、カウンタ８が高速クロックＨを計数
した時の計数値を上限値と比較し、この上限値を越えた
際はオーバフローキャリー信号Ｅによってセレクタ７１
を切り換え、同時にセット・リセット回路７２及びカウ
ンタ８をリセットすることでセット・リセット回路７２
の出力を常に状態１にすることができる。Whether it becomes a reset pulse is uncertain and the output of the set/reset circuit may be in state 2. Therefore, to solve this problem, as shown in FIG. 4, an upper limit is set on the count value of the counter 8, The count value when the counter 8 counts the high speed clock H is compared with the upper limit value, and when the upper limit value is exceeded, the selector 71 is sent by the overflow carry signal E.
By switching the set/reset circuit 72 and resetting the counter 8 at the same time, the set/reset circuit 72
The output of can always be in state 1.
この選択の結果、セレクタ７１の選択と同時にリセット
信号或いはオーバフローキャリー信号Ｅを利用してラッ
チ信号り、ロード信号Ｆが得られ、それぞれラッチ回路
１０．カウンタ８に出力される。また、セット・リセッ
ト回路７２からはセット信号によりセット・リセット出
力信号Ｇが得られ、カウンタ８に出力される。As a result of this selection, simultaneously with the selection of the selector 71, a latch signal and a load signal F are obtained using the reset signal or overflow carry signal E, respectively, and the latch circuit 10. It is output to counter 8. Further, a set/reset output signal G is obtained from the set/reset circuit 72 in response to the set signal, and is output to the counter 8 .
しかる上で、カウンタ８で高速クロックＨを計数すれば
、位相誤差をディジタル値として得ることができる。そ
して、このディジタル値を積分器１１に入力し、ここで
加減極性信号Ｃに基づいて加算又は減算を行なう。この
積分器１１は以前の状態を保持すると共に、ディジタル
値、即ち位相誤差を平均化する。そして、この積分器１
１出力はＤ／Ａ変換器１２にてアナログ値に変換され、
加算器１３にて直流増幅器５の出力に加算される。Then, by counting the high-speed clock H with the counter 8, the phase error can be obtained as a digital value. This digital value is then input to the integrator 11, where addition or subtraction is performed based on the addition/subtraction polarity signal C. This integrator 11 maintains the previous state and averages out the digital values, ie the phase error. And this integrator 1
1 output is converted into an analog value by the D/A converter 12,
The adder 13 adds it to the output of the DC amplifier 5.
電圧制御発振器６では、位相誤差に対応する電圧がオフ
セットとして加えられた制御電圧によって制御され、そ
のフリーラン周波数を入力周波数変動に追従させること
ができる。これにより、入力信号の周波数変動にかかわ
らず、位相誤差を零にすることが可能となる。In the voltage controlled oscillator 6, a voltage corresponding to a phase error is controlled by a control voltage added as an offset, and its free run frequency can follow input frequency fluctuations. This makes it possible to reduce the phase error to zero regardless of frequency fluctuations in the input signal.
（発明の効果〕
以上説明したように本発明は、電圧制御発振器を用いた
位相同期回路に、位相誤差検出器、カウンタ、積分器、
Ｄ／Ａ変換器、加算器等を付設しているので、入力信号
に生じた周波数変動に伴う位相誤差を位相誤差検出器で
検出し、この位相誤差をディジタル値で積分しかつアナ
ログ量に変換した上で電圧制御発振器の制御電圧に加え
ることができ、これにより入力信号の周波数変動に対応
して電圧制御発振器の発振周波数を制御することが可能
となり、位相誤差を零にして位相同期を実現することが
できる効果がある。(Effects of the Invention) As explained above, the present invention provides a phase locked circuit using a voltage controlled oscillator, a phase error detector, a counter, an integrator,
Equipped with a D/A converter, adder, etc., the phase error detector detects the phase error due to frequency fluctuations that occur in the input signal, integrates this phase error with a digital value, and converts it into an analog quantity. This makes it possible to control the oscillation frequency of the voltage-controlled oscillator in response to frequency fluctuations in the input signal, thereby achieving phase synchronization with zero phase error. There is an effect that can be done.
第１図は本発明の一実施例のブロック図、第２図は位相
誤差検出器の回路図、第３図はセット・リセット回路の
出力状態を示す信号波形図、第４図はセット・リセット
回路の出力状態を設定するための原理を示す信号波形図
、第５図は従来の位相同期回路のブロック図である。
■・・・カウンタ、２・・・カウンタ、３・・・位相比
較器、４・・・ループフィルタ、５・・・直流増幅器、
６・・・電圧制御発振器、７・・・位相誤差検出器、８
・・・カウンタ、９・・・高速クロック発生器、１０・
・・ラッチ回路、１１・・・積分器、１２・・・Ｄ／Ａ
変換器、１３・・・加算器、７１・・・セレクタ、７２
・・・セット・リセット回路、７３・・弓／２分周器、
７４・・・オアゲート、７５・・・ナントゲート。
第２
図
第３
図
第４
図Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a circuit diagram of a phase error detector, Fig. 3 is a signal waveform diagram showing the output state of the set/reset circuit, and Fig. 4 is a set/reset circuit diagram. A signal waveform diagram showing the principle for setting the output state of the circuit, and FIG. 5 is a block diagram of a conventional phase synchronization circuit. ■... Counter, 2... Counter, 3... Phase comparator, 4... Loop filter, 5... DC amplifier,
6... Voltage controlled oscillator, 7... Phase error detector, 8
... Counter, 9... High-speed clock generator, 10.
...Latch circuit, 11...Integrator, 12...D/A
Converter, 13... Adder, 71... Selector, 72
...set/reset circuit, 73...bow/2 frequency divider,
74... Or Gate, 75... Nantes Gate. Figure 2 Figure 3 Figure 4
Claims (1)
較し、この位相差に基づいて前記電圧制御発振器を制御
する位相同期回路において、前記入力信号と電圧制御発
振器の位相誤差を検出する検出器と、この位相誤差を高
速クロックを計数することでディジタル値として検出す
るカウンタと、このディジタル値を積分する積分器と、
積分されたディジタル値をアナログ変換するＤ／Ａ変換
器と、アナログ化された位相誤差を前記電圧制御発振器
の制御用電圧にオフセット量として加える加算器とを備
えることを特徴とする位相同期回路。1. Detection for detecting a phase error between the input signal and the voltage controlled oscillator in a phase locked circuit that compares the phases of the input signal and the output signal of the voltage controlled oscillator and controls the voltage controlled oscillator based on this phase difference. a counter that detects this phase error as a digital value by counting high-speed clocks, an integrator that integrates this digital value,
A phase locked circuit comprising: a D/A converter that converts an integrated digital value into an analog value; and an adder that adds the analogized phase error to the control voltage of the voltage controlled oscillator as an offset amount.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138709A JPH0783258B2 (en) | 1989-05-31 | 1989-05-31 | Phase synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138709A JPH0783258B2 (en) | 1989-05-31 | 1989-05-31 | Phase synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH034619A true JPH034619A (en) | 1991-01-10 |
| JPH0783258B2 JPH0783258B2 (en) | 1995-09-06 |
Family
ID=15228294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138709A Expired - Fee Related JPH0783258B2 (en) | 1989-05-31 | 1989-05-31 | Phase synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783258B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4870214B2 (en) * | 2006-10-25 | 2012-02-08 | オートリブ ディベロップメント エービー | Horn actuator and safety device for automobile equipped with horn actuator |
| CN115825560A (en) * | 2023-02-17 | 2023-03-21 | 青岛鼎信通讯股份有限公司 | Intelligent low-voltage power grid phase checking device and method based on frequency tracking technology |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930314A (en) * | 1972-07-18 | 1974-03-18 |
-
1989
- 1989-05-31 JP JP1138709A patent/JPH0783258B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930314A (en) * | 1972-07-18 | 1974-03-18 |
Cited By (3)
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| JP4870214B2 (en) * | 2006-10-25 | 2012-02-08 | オートリブ ディベロップメント エービー | Horn actuator and safety device for automobile equipped with horn actuator |
| CN115825560A (en) * | 2023-02-17 | 2023-03-21 | 青岛鼎信通讯股份有限公司 | Intelligent low-voltage power grid phase checking device and method based on frequency tracking technology |
| CN115825560B (en) * | 2023-02-17 | 2023-05-23 | 青岛鼎信通讯股份有限公司 | Intelligent phase checking method of electric power network based on frequency tracking technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783258B2 (en) | 1995-09-06 |
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