JPH10303740A - Phase-locked loop circuit - Google Patents
Phase-locked loop circuitInfo
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- JPH10303740A JPH10303740A JP9107531A JP10753197A JPH10303740A JP H10303740 A JPH10303740 A JP H10303740A JP 9107531 A JP9107531 A JP 9107531A JP 10753197 A JP10753197 A JP 10753197A JP H10303740 A JPH10303740 A JP H10303740A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、位相同期回路に関
し、特に電圧制御発振器から大きい分周比で比較周波数
信号を発生させる位相同期回路において基準周波数信号
と比較周波数信号間位相の高安定化を図るものに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop circuit, and more particularly to a phase locked loop circuit for generating a comparison frequency signal with a large frequency division ratio from a voltage controlled oscillator. It relates to what you plan.
【０００２】[0002]
【従来の技術】図１２は従来の位相同期回路のブロック
である。図において、１は基準周波数信号ｆｐを入力す
る入力端子、２は入力端子１からの信号と後述する分周
器６の出力信号ｆｒを入力とする位相比較器、３は位相
比較器２の出力信号Ｐｕ，Ｐｄを入力とするチャージポ
ンプ、４はチャージポンプ３の出力信号Ｐout を入力と
するローパスフィルタ、５はローパスフィルタ４の出力
信号Ｖｃを入力とする電圧制御発振器、６は電圧制御発
振器５の出力信号ｆｃｋを入力とする分周器である。2. Description of the Related Art FIG. 12 is a block diagram of a conventional phase locked loop circuit. In the figure, 1 is an input terminal for inputting a reference frequency signal fp, 2 is a phase comparator which receives a signal from the input terminal 1 and an output signal fr of a frequency divider 6 described later, and 3 is an output of the phase comparator 2 A charge pump to which the signals Pu and Pd are inputted, 4 is a low-pass filter to which the output signal Pout of the charge pump 3 is inputted, 5 is a voltage-controlled oscillator to which the output signal Vc of the low-pass filter 4 is inputted, and 6 is a voltage-controlled oscillator 5 Is a frequency divider which receives the output signal fck.
【０００３】このような従来の位相同期回路において
は、入力端子１から入力した基準周波数信号ｆｐと分周
器６から出力した比較周波数信号ｆｒは位相比較器２で
位相比較され、位相差によって位相誤差信号Ｐｕ，Ｐｄ
が出力される。図１４にチャージポンプ３の一構成例を
示す。チャージポンプ３は位相比較器２の位相誤差信号
Ｐｕ，Ｐｄを入力し制御電圧Ｐout を出力する。この位
相誤差信号Ｐｕ，Ｐｄの算出の様子および制御電圧発生
の様子を図１３に示す。In such a conventional phase locked loop circuit, the reference frequency signal fp input from the input terminal 1 and the comparison frequency signal fr output from the frequency divider 6 are compared in phase by the phase comparator 2, and the phase difference is determined by the phase difference. Error signals Pu, Pd
Is output. FIG. 14 shows a configuration example of the charge pump 3. The charge pump 3 receives the phase error signals Pu and Pd of the phase comparator 2 and outputs a control voltage Pout. FIG. 13 shows how the phase error signals Pu and Pd are calculated and how the control voltage is generated.
【０００４】図１５は従来のローパスフィルタ４の一構
成例を示す図である。ローパスフィルタ４はチャージポ
ンプ３の出力である制御電圧であるＰout を平滑して電
圧制御発振器５の制御電圧Ｖｃを発生する。電圧制御発
振器５は制御電圧Ｖｃに応じて出力周波数を変化させ
る。分周器６は電圧制御発振器５の出力ｆｃｋを分周し
比較周波数信号ｆｒを出力する。FIG. 15 is a diagram showing an example of the configuration of a conventional low-pass filter 4. As shown in FIG. The low-pass filter 4 smoothes the control voltage Pout, which is the output of the charge pump 3, and generates a control voltage Vc of the voltage controlled oscillator 5. The voltage controlled oscillator 5 changes the output frequency according to the control voltage Vc. The frequency divider 6 divides the output fck of the voltage controlled oscillator 5 and outputs a comparison frequency signal fr.
【０００５】以上の構成により基準周波数信号ｆｐより
比較周波数信号ｆｒの位相が遅れるすなわち信号ｆｐの
周波数＞信号ｆｒの周波数の場合、位相比較器２から位
相誤差信号Ｐｕが出力される。チャージポンプ３、ロー
パスフィルタ４は、Ｐｕの信号に応じて制御電圧を発
生、平滑し電圧制御発振器５の制御電圧Ｖｃを降下させ
る。電圧制御発振器５は制御電圧Ｖｃが降下することに
より発生させる信号の周波数を上昇させる。これによ
り、電圧制御発振器５から出力するｆｃｋを分周した比
較周波数信号ｆｒの周波数が上昇し基準周波数信号ｆｐ
の周波数に近づくように制御される。With the above configuration, when the phase of the comparison frequency signal fr lags behind the reference frequency signal fp, that is, when the frequency of the signal fp> the frequency of the signal fr, the phase comparator 2 outputs the phase error signal Pu. The charge pump 3 and the low-pass filter 4 generate and smooth a control voltage according to the signal of Pu, and lower the control voltage Vc of the voltage controlled oscillator 5. The voltage controlled oscillator 5 increases the frequency of a signal generated when the control voltage Vc decreases. As a result, the frequency of the comparison frequency signal fr obtained by dividing the frequency fck output from the voltage controlled oscillator 5 increases, and the reference frequency signal fp
Is controlled so as to approach the frequency.
【０００６】また、基準周波数信号ｆｐより比較周波数
信号ｆｒの位相が進む、すなわち信号ｆｐの周波数＜信
号ｆｒの周波数の場合、位相比較器２から位相誤差信号
Ｐｄが出力される。チャージポンプ３、ローパスフィル
タ４は、Ｐｄの信号に応じて制御電圧を発生、平滑し電
圧制御発振器５の制御電圧Ｖｃを上昇させる。電圧制御
発振器５は制御電圧Ｖｃが上昇することにより発生させ
る信号の周波数を降下させる。これにより、電圧制御発
振器５から出力するｆｃｋを分周した比較周波数信号ｆ
ｒの周波数が降下し基準周波数信号ｆｒの周波数に近づ
くように制御される。When the phase of the comparison frequency signal fr advances from the reference frequency signal fp, that is, when the frequency of the signal fp <the frequency of the signal fr, the phase comparator 2 outputs a phase error signal Pd. The charge pump 3 and the low-pass filter 4 generate and smooth a control voltage according to the signal of Pd, and increase the control voltage Vc of the voltage controlled oscillator 5. The voltage controlled oscillator 5 lowers the frequency of a signal generated when the control voltage Vc increases. Thereby, the comparison frequency signal f obtained by dividing fck output from the voltage controlled oscillator 5
Control is performed so that the frequency of r drops and approaches the frequency of the reference frequency signal fr.
【０００７】上記説明では、電圧制御発振器５の制御電
圧Ｖｃと出力信号ｆｃｋの関係をＶｃが上昇するとｆｃ
ｋの周波数が降下する極性で説明しているが、逆極性の
場合は、位相比較器２から出力される信号を逆にして制
御することにより比較周波数信号ｆｒを基準周波数信号
ｆｒの周波数に近づける。In the above description, the relationship between the control voltage Vc of the voltage controlled oscillator 5 and the output signal fck is expressed as fc when Vc rises.
Although the description is made with the polarity in which the frequency of k decreases, in the case of the opposite polarity, the comparison frequency signal fr is made closer to the frequency of the reference frequency signal fr by controlling the signal output from the phase comparator 2 in reverse. .
【０００８】[0008]
【発明が解決しようとする課題】上記のような従来の位
相同期回路では、基準周波数信号と比較周波数信号の位
相関係は、チャージポンプ、ローパスフィルタ、電圧制
御発振器の精度に依存しており、これらの回路から発生
する総合オフセット電圧が基準周波数信号と比較周波数
信号間の位相差として定常的に発生する。また、これら
の回路の電圧変動および温度特性により特異なオフセッ
ト電圧が発生し、位相差にドリフトが生じる。特に電圧
制御発振器から出力する周波数信号を所要周波数である
比較周波数信号に分周する際、この分周比が大きいほど
電圧制御発振器から出力される周波数信号の周期に対す
る位相差の割合が大きくなる。これにより基準周波数信
号に同期した信号と比較周波数信号に同期した信号すな
わち上記電圧制御発振器から出力される周波数信号に同
期した信号間でデータや制御信号を受け渡す時に一定の
位相で受け渡しができず不安定な動作となるという問題
があった。In the above-described conventional phase locked loop circuit, the phase relationship between the reference frequency signal and the comparison frequency signal depends on the accuracy of the charge pump, the low-pass filter, and the voltage controlled oscillator. Of the reference frequency signal and the comparison frequency signal is steadily generated as a phase difference between the reference frequency signal and the comparison frequency signal. Further, a peculiar offset voltage is generated due to the voltage fluctuation and temperature characteristics of these circuits, and a drift occurs in the phase difference. In particular, when dividing the frequency signal output from the voltage-controlled oscillator to the required frequency, the comparison frequency signal, the greater the division ratio, the greater the ratio of the phase difference to the period of the frequency signal output from the voltage-controlled oscillator. As a result, when data and control signals are transferred between a signal synchronized with the reference frequency signal and a signal synchronized with the comparison frequency signal, that is, a signal synchronized with the frequency signal output from the voltage-controlled oscillator, it cannot be transferred at a constant phase. There was a problem of unstable operation.
【０００９】本発明は、上述のような課題を解決するた
めになされたもので、第１の目的は、総合オフセット電
圧により発生する定常位相差を軽減する位相同期回路を
得るものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and a first object of the present invention is to provide a phase synchronization circuit for reducing a steady phase difference generated by a total offset voltage.
【００１０】また、第２の目的は、電圧変動、温度特性
による特異なオフセット電圧の発生による位相差のドリ
フトを吸収し安定な位相差変動の少ない位相同期回路を
得るものである。A second object of the present invention is to provide a phase locked loop circuit which absorbs a drift of a phase difference due to generation of a unique offset voltage due to a voltage variation and a temperature characteristic, and has a stable phase difference variation.
【００１１】また、第３の目的は、アナログ部品の精度
を緩和し、コスト的に有利な位相同期回路を得るもので
ある。A third object is to reduce the precision of analog parts and obtain a phase-locked loop which is advantageous in cost.
【００１２】[0012]
【課題を解決するための手段】本発明に係る位相同期回
路においては、所要のタイミングで位相誤差信号をラッ
チするラッチ回路と、ラッチした信号の極性に応じて正
あるいは負方向に信号を積分して積分電圧を発生させる
積分回路と、積分電圧を制御電圧に加算する加算回路を
付加して構成したものである。In a phase locked loop circuit according to the present invention, a latch circuit for latching a phase error signal at a required timing, and a signal integrated in a positive or negative direction according to the polarity of the latched signal. And an adder circuit for adding the integral voltage to the control voltage.
【００１３】また、位相誤差信号でセット、リセットす
るＲＳフリップフロップ回路と、ＲＳフリップフロップ
の出力信号の極性に応じて正あるいは負方向に信号を積
分して積分電圧を発生させる積分回路と、積分電圧を制
御電圧に加算する加算回路を付加して構成したものであ
る。An RS flip-flop circuit for setting and resetting with the phase error signal; an integration circuit for integrating the signal in the positive or negative direction according to the polarity of the output signal of the RS flip-flop to generate an integration voltage; It is configured by adding an addition circuit for adding a voltage to a control voltage.
【００１４】また、それぞれの位相誤差信号を所要のタ
イミングでラッチするラッチ回路と、それぞれラッチし
た信号の値により正あるいは負方向に信号を積分して積
分電圧を発生する差動積分回路と、積分電圧に制御電圧
を加算する加算回路を付加して構成したものである。A latch circuit for latching each phase error signal at a required timing, a differential integration circuit for integrating a signal in a positive or negative direction according to a value of the latched signal to generate an integration voltage; It is configured by adding an addition circuit for adding a control voltage to a voltage.
【００１５】また、それぞれの位相誤差信号をアップパ
ルスとダウンパルスとしてカウントするアップダウンカ
ウンタと、アップダウンカウンタのカウント値をディジ
タルアナログ変換するディジタルアナログ変換回路と、
ディジタルアナログ変換回路の出力電圧を制御電圧に加
算する加算回路を付加して構成したものである。An up / down counter for counting each phase error signal as an up pulse and a down pulse; a digital / analog conversion circuit for converting the count value of the up / down counter into digital / analog;
It is configured by adding an addition circuit for adding the output voltage of the digital-analog conversion circuit to the control voltage.
【００１６】また、基準周波数信号を比較周波数信号で
ラッチする、あるいは比較周波数信号を基準周波数信号
でラッチするラッチ回路と、ラッチした信号の極性に応
じて正あるいは負方向に信号を積分して積分電圧を発生
させる積分回路と、積分電圧を制御電圧に加算する加算
回路を付加して構成したものである。A latch circuit for latching a reference frequency signal with a comparison frequency signal or for latching a comparison frequency signal with a reference frequency signal, and integrating the signal in a positive or negative direction according to the polarity of the latched signal. It is configured by adding an integrating circuit for generating a voltage and an adding circuit for adding the integrated voltage to the control voltage.
【００１７】また、基準周波数信号を比較周波数信号で
ラッチする、あるいは比較周波数信号を基準周波数信号
でラッチするラッチ回路と、ラッチした信号の極性によ
り基準周波数信号あるいは比較周波数信号をクロックと
してカウントアップまたはカウントダウンするアップダ
ウンカウンタと、アップダウンカウンタのカウント値を
ディジタルアナログ変換するアナログディジタル変換回
路と、ディジタルアナログ変換回路の出力電圧を制御電
圧に加算する加算回路を付加して構成したものである。A latch circuit for latching the reference frequency signal with the comparison frequency signal or latching the comparison frequency signal with the reference frequency signal, and counting up or counting up using the reference frequency signal or the comparison frequency signal as a clock depending on the polarity of the latched signal. It is configured by adding an up / down counter for counting down, an analog / digital conversion circuit for converting the count value of the up / down counter from digital to analog, and an adding circuit for adding the output voltage of the digital / analog conversion circuit to the control voltage.
【００１８】[0018]
【発明の実施の形態】本発明の実施の形態である位相同
期回路は、位相誤差信号がラッチ回路でラッチされる
と、積分回路は位相差を少なくする方向に制御する電圧
を積分していき、また、ラッチされないと上記と逆方向
に制御する電圧を積分していく。そして、加算回路は上
記積分電圧をローパスフィルタのオフセット電圧として
与えるようにしたため、位相同期回路は、位相誤差信号
がラッチ回路でラッチ可否される境界に近づけるように
制御され、その位相誤差に対応した位相差で基準周波数
信号と比較周波数信号間の位相関係を保つように働く。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In a phase locked loop circuit according to an embodiment of the present invention, when a phase error signal is latched by a latch circuit, an integrating circuit integrates a voltage controlled in a direction to reduce the phase difference. If the voltage is not latched, the control voltage in the opposite direction is integrated. Then, since the adding circuit gives the integrated voltage as an offset voltage of the low-pass filter, the phase synchronization circuit is controlled so that the phase error signal approaches a boundary where the latch circuit can be latched or not, and the phase synchronization circuit responds to the phase error. The phase difference serves to maintain the phase relationship between the reference frequency signal and the comparison frequency signal.
【００１９】また、比較エッジ間の位相関係により出力
される第１、第２の位相誤差信号をＲＳフリップフロッ
プのセット、リセットに入力することにより、位相関係
を２値信号に変換する。アナログ積分回路は、２値信号
の極性に応じて位相差を少なくする方向に制御する電圧
を積分していく。そして、加算回路は上記積分電圧をロ
ーパスフィルタのオフセット電圧として与えるようにし
たため、位相同期回路は、絶えず位相誤差信号を少なく
する方向に制御され、基準周波数信号と比較周波数信号
間の位相差を無くすように働く。The first and second phase error signals output based on the phase relationship between the comparison edges are input to the set and reset of the RS flip-flop, thereby converting the phase relationship into a binary signal. The analog integration circuit integrates a voltage controlled in a direction to reduce the phase difference according to the polarity of the binary signal. Then, since the adding circuit gives the integrated voltage as an offset voltage of the low-pass filter, the phase-locked loop circuit is constantly controlled to reduce the phase error signal, and eliminates the phase difference between the reference frequency signal and the comparison frequency signal. Work like that.
【００２０】また、比較エッジ間の位相関係により出力
される第１、第２の位相誤差信号がラッチ回路でラッチ
されると、差動積分回路は位相差を少なくする方向に制
御する電圧を積分していき、また、上記第１、第２の位
相誤差信号がともにラッチされないと差動積分回路はそ
の時の制御電圧を保持する。そして、加算回路は上記積
分電圧をローパスフィルタのオフセット電圧として与え
るようにしたため、位相同期回路は、位相誤差信号が一
定範囲内に収束するまで少なくする方向に制御され、基
準周波数信号と比較周波数信号間の位相差を許容範囲に
収めるように働く。When the first and second phase error signals output based on the phase relationship between the comparison edges are latched by the latch circuit, the differential integration circuit integrates the voltage for controlling the phase difference in a direction to reduce the phase difference. If the first and second phase error signals are not both latched, the differential integration circuit holds the control voltage at that time. Then, since the adding circuit gives the above-mentioned integrated voltage as an offset voltage of the low-pass filter, the phase-locked loop is controlled so as to reduce the phase error signal until the phase error signal converges within a certain range. It works so that the phase difference between them falls within an allowable range.
【００２１】また、比較エッジ間の位相関係により出力
される第１、第２の位相誤差信号の一方をカウントアッ
プ、他方をカウントダウンに入力し、アップダウンカウ
ンタでカウントする。ディジタルアナログ変換回路はこ
のカウント値をディジタルアナログ変換し出力電圧を発
生させる。そして加算回路は上記出力電圧をローパスフ
ィルタのオフセット電圧として与えるようにしたため、
位相同期回路は、絶えず位相誤差信号を少なくする方向
にアップダウンカウンタのカウント値が制御され、基準
周波数信号と比較周波数信号間の位相差を無くすように
働く。One of the first and second phase error signals output based on the phase relationship between the comparison edges is counted up, the other is input to a countdown, and counted by an up / down counter. The digital-to-analog conversion circuit converts this count value to digital-to-analog and generates an output voltage. Then, the adding circuit gives the output voltage as an offset voltage of the low-pass filter,
In the phase locked loop circuit, the count value of the up / down counter is controlled in such a direction as to constantly reduce the phase error signal, and acts to eliminate the phase difference between the reference frequency signal and the comparison frequency signal.
【００２２】また、ラッチ回路は基準周波数信号を比較
周波数信号でラッチする、あるいは比較周波数を基準周
波数でラッチする。積分回路は上記ラッチした信号の極
性により位相差を少なくする方向に制御する電圧を積分
していく。加算回路は上記積分電圧をローパスフィルタ
のオフセット電圧として与えるようにしたため、位相同
期回路は、ラッチ回路でラッチ信号の極性が切り替わる
境界に近づけるように制御されるため、その位相関係で
基準周波数信号と比較周波数信号間の位相関係を保つよ
うに働く。The latch circuit latches the reference frequency signal with the comparison frequency signal or latches the comparison frequency with the reference frequency. The integrating circuit integrates a voltage controlled in a direction to reduce the phase difference based on the polarity of the latched signal. Since the addition circuit gives the integrated voltage as an offset voltage of the low-pass filter, the phase synchronization circuit is controlled so as to approach the boundary where the polarity of the latch signal is switched by the latch circuit. It works to maintain the phase relationship between the comparison frequency signals.
【００２３】また、基準周波数信号を比較周波数信号で
ラッチするあるいは比較周波数を基準周波数でラッチす
る。アップダウンカウンタは上記ラッチした信号の極性
により基準周波数信号あるいは比較周波数信号をクロッ
クとしてカウントアップ、または、カウントダウンす
る。ディジタルアナログ変換回路はこのカウント値をデ
ィジタルアナログ変換し出力電圧を発生させる。加算回
路は上記出力電圧をローパスフィルタのオフセット電圧
として与えるようにしたため、位相同期回路は、ラッチ
回路でラッチ信号の極性が切り替わる境界に近づけるよ
うにアップダウンカウンタのカウント値が制御され、そ
の位相関係で基準周波数信号と比較周波数信号間の位相
関係を保つように働く。The reference frequency signal is latched by the comparison frequency signal or the comparison frequency is latched by the reference frequency. The up / down counter counts up or down using the reference frequency signal or the comparison frequency signal as a clock depending on the polarity of the latched signal. The digital-to-analog conversion circuit converts this count value to digital-to-analog and generates an output voltage. Since the addition circuit gives the output voltage as an offset voltage of the low-pass filter, the phase synchronization circuit controls the count value of the up / down counter so that the latch circuit approaches the boundary where the polarity of the latch signal switches, and the phase relationship Works to maintain the phase relationship between the reference frequency signal and the comparison frequency signal.
【００２４】以下、本発明をその実施の形態を示す図面
に基づいて具体的に説明する。 実施の形態１．図１は本発明の実施の形態１である位相
同期回路のブロック図である。図において、１は基準周
波数信号ｆｐを入力する入力端子、２は後述する第１の
遅延回路７からの信号と後述する分周器６の出力信号ｆ
ｒを入力とする位相比較器、３は位相比較器２の出力信
号Ｐｕ，Ｐｄを入力とするチャージポンプ、４はチャー
ジポンプ３の出力信号Ｐout と後述する反転増幅型積分
回路１０の出力信号を入力とするローパスフィルタ、５
はローパスフィルタ４の出力信号Ｖｃを入力とする電圧
制御発振器、６は電圧制御発振器５の出力信号ｆｃｋを
入力とする分周器、７は入力端子１からの基準周波数信
号ｆｐを入力とする第１の遅延回路、８は位相比較器２
から出力する位相誤差信号Ｐｄを入力とする第１の反転
回路、９は第１の反転回路８から出力する信号と入力端
子１から入力する基準周波数信号ｆｐを入力とする第１
のラッチ回路、１０は第１のラッチ回路９の出力信号を
入力とする反転増幅型積分回路である。Hereinafter, the present invention will be described in detail with reference to the drawings showing the embodiments. Embodiment 1 FIG. FIG. 1 is a block diagram of a phase locked loop circuit according to Embodiment 1 of the present invention. In the figure, 1 is an input terminal for inputting a reference frequency signal fp, 2 is a signal from a first delay circuit 7 described later and an output signal f of a frequency divider 6 described later.
The phase comparator 3 having r as an input, the charge pump 3 having the output signals Pu and Pd of the phase comparator 2 as inputs, and 4 having the output signal Pout of the charge pump 3 and the output signal of the inverting amplification type integrator 10 described later. Low-pass filter as input, 5
Is a voltage controlled oscillator that receives the output signal Vc of the low-pass filter 4 as an input, 6 is a frequency divider that receives the output signal fck of the voltage controlled oscillator 5 as an input, and 7 is a frequency divider that receives the reference frequency signal fp from the input terminal 1 as an input. 1 is a delay circuit, 8 is a phase comparator 2
A first inverting circuit which receives the phase error signal Pd output from the first input circuit 9 as an input, and a first inverting circuit 9 which receives the signal output from the first inverting circuit 8 and the reference frequency signal fp input from the input terminal 1 as inputs.
Are the inverting amplification type integrators to which the output signal of the first latch circuit 9 is input.
【００２５】このように構成された位相同期回路におい
ては、入力端子１から入力した基準周波数信号ｆｐは第
１の遅延回路７で遅延される。第１の遅延回路７で遅延
した基準周波数信号ｆｐと分周器６から出力した比較周
波数信号ｆｒは位相比較器２で位相比較され、位相差に
よって位相誤差信号Ｐｕ，Ｐｄが出力される。チャージ
ポンプ３は従来例と同様に位相比較器２の位相誤差信号
Ｐｕ，Ｐｄを入力し制御電圧Ｐout を出力する。In the phase locked loop configured as described above, the reference frequency signal fp input from the input terminal 1 is delayed by the first delay circuit 7. The phase of the reference frequency signal fp delayed by the first delay circuit 7 and the comparison frequency signal fr output from the frequency divider 6 are compared by the phase comparator 2, and phase error signals Pu and Pd are output based on the phase difference. The charge pump 3 receives the phase error signals Pu and Pd of the phase comparator 2 and outputs a control voltage Pout as in the conventional example.
【００２６】図２は図１における反転型積分回路１０と
ローパスフィルタ４の一構成例を示す図である。ローパ
スフィルタ４はチャージポンプ３の出力である制御電圧
であるＰout と反転増幅型積分回路１０の出力信号を加
算し、平滑して電圧制御発振器５の制御電圧Ｖｃを発生
する。電圧制御発振器５は制御電圧Ｖｃに応じて出力周
波数を変化させる。分周器６は電圧制御発振器５の出力
ｆｃｋを分周し比較周波数信号ｆｒを出力する。FIG. 2 is a diagram showing a configuration example of the inverting integration circuit 10 and the low-pass filter 4 in FIG. The low-pass filter 4 adds the control voltage Pout, which is the output of the charge pump 3, and the output signal of the inverting amplification type integrator 10 and smoothes it to generate the control voltage Vc of the voltage controlled oscillator 5. The voltage controlled oscillator 5 changes the output frequency according to the control voltage Vc. The frequency divider 6 divides the output fck of the voltage controlled oscillator 5 and outputs a comparison frequency signal fr.
【００２７】第１の反転回路８は位相比較器２から出力
する位相誤差信号Ｐｄの極性を反転する。第１のラッチ
回路９は入力端子１から入力する基準周波数信号ｆｐで
第１の反転回路８から出力する反転した位相誤差信号を
ラッチする。反転増幅型積分回路１０は、第１のラッチ
回路９の出力信号の極性に応じて積分動作をする。この
ラッチする様子と積分する様子を図３に示す。The first inverting circuit 8 inverts the polarity of the phase error signal Pd output from the phase comparator 2. The first latch circuit 9 latches the inverted phase error signal output from the first inversion circuit 8 with the reference frequency signal fp input from the input terminal 1. The inverting amplification type integration circuit 10 performs an integration operation according to the polarity of the output signal of the first latch circuit 9. FIG. 3 shows the state of latching and the state of integration.
【００２８】以上の構成により遅延した基準周波数信号
ｆｐより比較周波数信号ｆｒの位相が進んだ位相で位相
同期がロックする特性であった場合、位相比較器２から
位相誤差信号Ｐｄが負極性パルスとして出力される。第
１の反転回路８はこのパルスの極性を反転し正極性のパ
ルスを出力する。第１のラッチ回路９はこのパルスをラ
ッチしＨレベルを出力する。このラッチしたＨレベルが
入力されることにより反転増幅型積分回路１０は、出力
する制御電圧を降下させる方向に積分動作をする。ロー
パスフィルタ４は、チャージポンプ３から出力された制
御電圧Ｐout に反転増幅型積分回路１０から出力する制
御電圧を加算する。In the case where the phase synchronization is locked at a phase in which the phase of the comparison frequency signal fr is advanced from the reference frequency signal fp delayed by the above configuration, the phase error signal Pd is output from the phase comparator 2 as a negative pulse. Is output. The first inverting circuit 8 inverts the polarity of this pulse and outputs a positive polarity pulse. The first latch circuit 9 latches this pulse and outputs an H level. When the latched H level is input, the inverting amplification type integration circuit 10 performs an integration operation in a direction to decrease the output control voltage. The low-pass filter 4 adds the control voltage output from the inverting amplification type integration circuit 10 to the control voltage Pout output from the charge pump 3.
【００２９】上記特性の位相同期回路は、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される負極性
パルスの制御電圧を入力したとき、電圧制御発振器５に
入力する制御電圧がロック状態の電圧として安定する回
路特性となっているので、ローパスフィルタの入力に反
転増幅型積分回路１０から負方向の制御電圧を加算して
いくと、位相同期回路はロック状態を維持するためにチ
ャージポンプ３から出力される負極性の制御電圧を減ら
す方向に動作する。すなわち、位相誤差信号Ｐｄのパル
ス幅を減少する方向に動作する。When the control voltage of the negative pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage-controlled oscillator 5 is changed to the voltage of the locked state. Since the circuit characteristics are stable, when the negative control voltage is added from the inverting amplification type integrator 10 to the input of the low-pass filter, the phase locked loop circuit outputs from the charge pump 3 to maintain the locked state. It operates in the direction of decreasing the negative control voltage. That is, the operation is performed in a direction to decrease the pulse width of the phase error signal Pd.
【００３０】この動作を繰り返すと位相誤差Ｐｄのパル
ス幅が減少していきラッチ回路９でラッチできなくなり
反転増幅型積分回路１０に入力する信号がＬレベルにな
る。反転増幅型積分回路１０は、Ｌレベルが入力される
と出力する制御電圧を上昇させる方向に積分動作をす
る。これら一連の動作により上記位相同期回路は、位相
誤差Ｐｄがラッチ回路９でラッチ可否される境界に近づ
けるように制御され、その位相誤差に対応した位相差で
基準周波数信号と比較周波数信号間の位相関係を保つよ
うに動作する。When this operation is repeated, the pulse width of the phase error Pd decreases, and the signal cannot be latched by the latch circuit 9, and the signal input to the inverting amplification type integrator 10 becomes L level. The inverting amplification type integration circuit 10 performs an integration operation in a direction to increase the control voltage output when the L level is input. Through these series of operations, the phase synchronization circuit is controlled so that the phase error Pd approaches a boundary where the latch circuit 9 can latch or not, and a phase difference between the reference frequency signal and the comparison frequency signal is obtained by a phase difference corresponding to the phase error. Operate to maintain relationships.
【００３１】実施の形態２．図４は本発明の実施の形態
２である位相同期回路のブロック図である。図におい
て、１１は入力端子１からの信号を入力とする第２の遅
延回路、１２は位相比較器２の出力信号と第２の遅延回
路１１から入力する信号を入力とする第２のラッチ回
路、１０は第２のラッチ回路１２の出力信号を入力とす
る反転増幅型積分回路である。Embodiment 2 FIG. 4 is a block diagram of a phase locked loop circuit according to the second embodiment of the present invention. In the figure, reference numeral 11 denotes a second delay circuit which receives a signal from an input terminal 1 as an input, and reference numeral 12 denotes a second latch circuit which receives an output signal of a phase comparator 2 and a signal input from a second delay circuit 11 as inputs. Reference numeral 10 denotes an inverting amplification type integration circuit to which an output signal of the second latch circuit 12 is input.
【００３２】このように構成された位相同期回路におい
ては、入力端子１から入力する基準周波数信号ｆｐと分
周器６から出力した比較周波数信号ｆｒは位相比較器２
で位相比較され、位相差によって位相誤差信号Ｐｕ，Ｐ
ｄが出力される。チャージポンプ３は従来例と同様に位
相比較器２の位相誤差信号Ｐｕ，Ｐｄを入力し制御電圧
Ｐout を出力する。In the phase locked loop circuit constructed as described above, the reference frequency signal fp input from the input terminal 1 and the comparison frequency signal fr output from the frequency divider 6 are output from the phase comparator 2
, And the phase error signals Pu, P
d is output. The charge pump 3 receives the phase error signals Pu and Pd of the phase comparator 2 and outputs a control voltage Pout as in the conventional example.
【００３３】ローパスフィルタ４はチャージポンプ３の
出力である制御電圧であるＰout と反転増幅型積分回路
１０の出力信号を加算し、平滑して電圧制御発振器５の
制御電圧Ｖｃを発生する。電圧制御発振器５は制御電圧
Ｖｃに応じて出力周波数を変化させる。分周器６は電圧
制御発振器５の出力ｆｃｋを分周し比較周波数信号ｆｒ
を出力する。The low-pass filter 4 adds the control voltage Pout, which is the output of the charge pump 3, and the output signal of the inverting amplification type integrator 10 and smoothes it to generate the control voltage Vc of the voltage controlled oscillator 5. The voltage controlled oscillator 5 changes the output frequency according to the control voltage Vc. The frequency divider 6 divides the output fck of the voltage controlled oscillator 5 to generate a comparison frequency signal fr.
Is output.
【００３４】第２の遅延回路１１は入力端子１から入力
する基準周波数信号ｆｐを遅延する。第２のラッチ回路
１２は第２の遅延回路１１から入力する遅延した基準周
波数信号ｆｐで位相比較器２から出力する位相誤差信号
Ｐｕをラッチする。反転増幅型積分回路１０は、第２の
ラッチ回路１２の出力信号の極性に応じて積分動作をす
る。The second delay circuit 11 delays the reference frequency signal fp input from the input terminal 1. The second latch circuit 12 latches the phase error signal Pu output from the phase comparator 2 with the delayed reference frequency signal fp input from the second delay circuit 11. The inverting amplification type integration circuit 10 performs an integration operation according to the polarity of the output signal of the second latch circuit 12.
【００３５】以上の構成により遅延した基準周波数信号
ｆｐより比較周波数信号ｆｒの位相が遅れた位相で位相
同期がロックする特性であった場合、位相比較器２から
位相誤差信号Ｐｕが負極性パルスとして出力される。第
２のラッチ回路１２はこのパルスをラッチしＬレベルを
出力する。このラッチしたＬレベルが入力されることに
より反転増幅型積分回路１０は、出力する制御電圧を上
昇させる方向に積分動作をする。ローパスフィルタ４
は、チャージポンプ３から出力された制御電圧Ｐout に
反転増幅型積分回路１０から出力する制御電圧を加算す
る。If the phase lock of the comparison frequency signal fr is delayed with respect to that of the reference frequency signal fp delayed by the above configuration, the phase error signal Pu is output from the phase comparator 2 as a negative pulse. Is output. The second latch circuit 12 latches this pulse and outputs an L level. When the latched L level is input, the inverting amplification type integration circuit 10 performs an integration operation in a direction to increase the output control voltage. Low-pass filter 4
Adds the control voltage output from the inverting amplification type integration circuit 10 to the control voltage Pout output from the charge pump 3.
【００３６】上記特性の位相同期回路は、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される正極性
パルスの制御電圧を入力したとき、電圧制御発振器５に
入力する制御電圧がロック状態の電圧として安定する回
路特性となっているので、ローパスフィルタの入力に反
転増幅型積分回路１０から正方向の制御電圧を加算して
いくと、位相同期回路はロック状態を維持するためにチ
ャージポンプ３から出力される正極性の制御電圧を減ら
す方向に動作する。すなわち、位相誤差信号Ｐｕのパル
ス幅を減少する方向に動作する。When the control voltage of the positive polarity pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage controlled oscillator 5 is changed to the voltage in the locked state. Since the circuit characteristics are stable, when a positive control voltage is added from the inverting amplification type integration circuit 10 to the input of the low-pass filter, the phase locked loop circuit outputs from the charge pump 3 to maintain the locked state. It operates in a direction to reduce the positive control voltage. That is, it operates in a direction to decrease the pulse width of the phase error signal Pu.
【００３７】この動作を繰り返すと位相誤差Ｐｕのパル
ス幅が減少し第２のラッチ回路１１でラッチできなくな
り反転増幅型積分回路１０に入力する信号がＨレベルに
なる。反転増幅型積分回路１０は、Ｈレベルが入力され
ると出力する制御電圧を降下させる方向に積分動作をす
る。これら一連の動作により上記位相同期回路は、位相
誤差Ｐｕが第２のラッチ回路１１でラッチ可否される境
界に近づけるように制御され、その位相誤差に対応した
位相差で基準周波数信号と比較周波数信号間の位相関係
を保つように動作する。When this operation is repeated, the pulse width of the phase error Pu decreases, the signal cannot be latched by the second latch circuit 11, and the signal input to the inverting amplification type integration circuit 10 becomes H level. When the H level is input, the inverting amplification type integration circuit 10 performs an integration operation in a direction to decrease the output control voltage. Through these series of operations, the phase synchronization circuit is controlled so that the phase error Pu approaches the boundary where the second latch circuit 11 can latch or not, and the reference frequency signal and the comparison frequency signal are compared with the phase difference corresponding to the phase error. It operates so as to maintain the phase relationship between them.
【００３８】実施の形態３．図５は本発明の実施の形態
３である位相同期回路のブロック図である。図におい
て、１３は位相比較器２の出力信号を入力するＲＳフリ
ップフロップ、１０はＲＳフリップフロップ１２の出力
信号を入力とする反転増幅型積分回路である。Embodiment 3 FIG. 5 is a block diagram of a phase locked loop circuit according to the third embodiment of the present invention. In the figure, reference numeral 13 denotes an RS flip-flop for inputting an output signal of the phase comparator 2 and reference numeral 10 denotes an inverting amplification type integrator circuit which receives an output signal of the RS flip-flop 12 as an input.
【００３９】このように構成された位相同期回路におい
ては、位相比較器２は位相誤差信号ＰｄをＲＳフリップ
フロップ１３のセットに位相誤差信号ＰｕをＲＳフリッ
プフロップ１３のリセットに入力し、セット及びリセッ
トにより出力信号の極性を設定する。反転増幅型積分回
路１０は、ＲＳフリップフロップ１３の出力信号の極性
に応じて積分動作をする。 ローパスフィルタ４はチャ
ージポンプ３の出力である制御電圧であるＰout と反転
増幅型積分回路１０の出力信号を加算し、平滑して電圧
制御発振器５の制御電圧Ｖｃを発生する。In the phase locked loop circuit configured as described above, the phase comparator 2 inputs the phase error signal Pd to the set of the RS flip-flop 13 and inputs the phase error signal Pu to the reset of the RS flip-flop 13 to set and reset. Sets the polarity of the output signal. The inverting amplification type integration circuit 10 performs an integration operation according to the polarity of the output signal of the RS flip-flop 13. The low-pass filter 4 adds the control voltage Pout, which is the output of the charge pump 3, and the output signal of the inverting amplification type integrator 10 and smoothes it to generate the control voltage Vc of the voltage controlled oscillator 5.
【００４０】以上の構成により基準周波数信号ｆｐより
比較周波数信号ｆｒの位相が進んだ位相で位相同期がロ
ックする特性であった場合、位相比較器２から出力され
る位相誤差信号Ｐｄは負極性パルスとして出力される。
ＲＳフリップフロップ１３はこのパルスを入力しセット
動作をしてＨレベルを出力する。このＲＳフリップフロ
ップから出力されるＨレベルが入力されることにより反
転増幅型積分回路１０は、出力する制御電圧を降下させ
る方向に積分動作をする。また、基準周波数信号ｆｐよ
り比較周波数信号ｆｒの位相が遅れた位相で位相同期が
ロックする特性であった場合、位相比較器２から位相誤
差信号Ｐｕが負極性パルスとして出力される。ＲＳフリ
ップフロップ１３はこのパルスを入力しリセット動作を
してＬレベルを出力する。このＲＳフリップフロップか
ら出力されるＬレベルが入力されることにより反転増幅
型積分回路１０は、出力する制御電圧を上昇させる方向
に積分動作をする。ローパスフィルタ４は、チャージポ
ンプ３から出力された制御電圧Ｐout に反転増幅型積分
回路１０から出力する制御電圧を加算する。With the above configuration, if the phase lock of the comparison frequency signal fr is advanced from the reference frequency signal fp, the phase error signal Pd output from the phase comparator 2 becomes a negative pulse. Is output as
The RS flip-flop 13 receives this pulse, performs a set operation, and outputs an H level. When the H level output from the RS flip-flop is input, the inverting amplification type integration circuit 10 performs an integration operation in a direction to decrease the output control voltage. If the phase synchronization is locked at a phase in which the phase of the comparison frequency signal fr lags behind that of the reference frequency signal fp, the phase error signal Pu is output from the phase comparator 2 as a negative pulse. The RS flip-flop 13 receives this pulse, performs a reset operation, and outputs an L level. When the L level output from the RS flip-flop is input, the inverting amplification type integration circuit 10 performs an integration operation in a direction to increase the output control voltage. The low-pass filter 4 adds the control voltage output from the inverting amplification type integration circuit 10 to the control voltage Pout output from the charge pump 3.
【００４１】上記特性の位相同期回路で、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される正ある
いは負極性パルスの制御電圧を入力したとき、電圧制御
発振器５に入力する制御電圧がロック状態の電圧として
安定する回路特性となっている場合、ローパスフィルタ
の入力に反転増幅型積分回路１０から正あるいは負方向
の積分電圧を加算していくと、位相同期回路はロック状
態を維持するためチャージポンプ３から出力される正あ
るいは負極性の制御電圧を減らす方向に動作する。すな
わち、位相誤差信号Ｐｕ、あるいはＰｄのパルス幅を減
少する方向に動作する。In the phase locked loop circuit having the above characteristics, when the control voltage of the positive or negative pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage controlled oscillator 5 is locked. In the case where the circuit characteristics are stable as a voltage, when a positive or negative direction integration voltage is added from the inverting amplification type integration circuit 10 to the input of the low-pass filter, the phase locked loop circuit maintains the locked state. 3 operates in the direction of decreasing the positive or negative control voltage. That is, the operation is performed in a direction to decrease the pulse width of the phase error signal Pu or Pd.
【００４２】この動作を繰り返すと位相誤差Ｐｕあるい
はＰｄのパルス幅が減少し、ＲＳフリップフロップがセ
ット及びリセット可否される境界に近づけるように制御
され、この時の位相誤差に対応した位相差で基準周波数
信号と比較周波数信号間の位相関係を保つように動作す
る。When this operation is repeated, the pulse width of the phase error Pu or Pd is reduced, and the RS flip-flop is controlled so as to approach the boundary where the set and reset can be performed. It operates so as to maintain the phase relationship between the frequency signal and the comparison frequency signal.
【００４３】実施の形態４．図６はこの発明の実施の形
態４である位相同期回路のブロック図である。図におい
て、７は入力端子１からの基準周波数信号ｆｐを入力と
する第１の遅延回路、９は位相比較器２から出力する信
号と入力端子１から入力する基準周波数信号ｆｐを入力
とする第１のラッチ回路、１１は第１の遅延回路７から
出力する信号を入力とする第２の遅延回路、１２は位相
比較器２の出力信号と第２の遅延回路１１から出力する
信号を入力とする第２のラッチ回路、２０は第１のラッ
チ回路９の出力信号と第２のラッチ回路１２の出力信号
を入力とする差動増幅型積分回路である。Embodiment 4 FIG. FIG. 6 is a block diagram of a phase locked loop circuit according to a fourth embodiment of the present invention. In the figure, reference numeral 7 denotes a first delay circuit which receives a reference frequency signal fp from an input terminal 1, and reference numeral 9 denotes a first delay circuit which receives a signal output from a phase comparator 2 and a reference frequency signal fp input from an input terminal 1. 1 is a latch circuit, 11 is a second delay circuit having a signal output from the first delay circuit 7 as an input, and 12 is an input signal having an output signal of the phase comparator 2 and a signal output from the second delay circuit 11 being an input. A second latch circuit 20 is a differential amplification type integrator that receives the output signal of the first latch circuit 9 and the output signal of the second latch circuit 12 as inputs.
【００４４】このように構成された位相同期回路におい
ては、入力端子１から入力する基準周波数信号ｆｐは第
１の遅延回路７で遅延され、分周器６から出力した比較
周波数ｆｒと位相比較器２で位相比較される。位相比較
器２からは位相差によって位相誤差信号Ｐｕ，Ｐｄが出
力される。チャージポンプ３は従来例と同様に位相比較
器２の位相誤差信号Ｐｕ，Ｐｄを入力し制御電圧Ｐout
を出力する。In the thus constructed phase locked loop circuit, the reference frequency signal fp input from the input terminal 1 is delayed by the first delay circuit 7, and the reference frequency fr output from the frequency divider 6 and the phase comparator The phase is compared at 2. The phase comparator 2 outputs phase error signals Pu and Pd based on the phase difference. The charge pump 3 receives the phase error signals Pu and Pd of the phase comparator 2 and inputs a control voltage Pout as in the conventional example.
Is output.
【００４５】ローパスフィルタ４はチャージポポンプ３
の出力である制御電圧であるＰoutと差動増幅型積分回
路２０の出力信号を加算し、平滑して電圧制御発振器５
の制御電圧Ｖｃを発生する。電圧制御発振器５は制御電
圧Ｖｃに応じて出力周波数を変化させる。分周器６は電
圧制御発振器５の出力ｆｃｋを分周し比較周波数ｆｒを
出力する。The low pass filter 4 is a charge pump 3
The output of the differential amplification type integrator 20 is added to the control voltage Pout, which is the output of the control circuit, and smoothed.
Of the control voltage Vc. The voltage controlled oscillator 5 changes the output frequency according to the control voltage Vc. The frequency divider 6 divides the output fck of the voltage controlled oscillator 5 and outputs a comparison frequency fr.
【００４６】第１のラッチ回路９は入力端子１から入力
する基準周波数信号ｆｐで位相比較器２から出力位相誤
差信号Ｐｄをラッチする。第２の遅延回路１１は第１の
遅延回路から出力する遅延した基準周波数信号ｆｐをさ
らに遅延する。第２のラッチ回路１２は第２の遅延回路
１１から出力する遅延した基準周波数信号ｆｐで位相比
較器２から出力する位相誤差信号Ｐｕをラッチする。差
動増幅型積分回路２０は、第１のラッチ回路９の出力信
号と第２のラッチ回路１２の出力信号の極性の組合わせ
に応じて積分動作をする。The first latch circuit 9 latches the output phase error signal Pd from the phase comparator 2 with the reference frequency signal fp input from the input terminal 1. The second delay circuit 11 further delays the delayed reference frequency signal fp output from the first delay circuit. The second latch circuit 12 latches the phase error signal Pu output from the phase comparator 2 with the delayed reference frequency signal fp output from the second delay circuit 11. The differential amplification type integration circuit 20 performs an integration operation according to a combination of the polarity of the output signal of the first latch circuit 9 and the polarity of the output signal of the second latch circuit 12.
【００４７】以上の構成により遅延した基準周波数信号
ｆｐより比較周波数信号ｆｒの位相が進んだ位相で位相
同期がロックする特性であった場合、位相比較器２から
位相誤差信号Ｐｄのみが出力される。第１のラッチ回路
９はこのパルスをラッチしＬレベルを出力する。また、
第２のラッチ回路１２にはＨレベルが出力される。この
ようなそれぞれのラッチしたレベルが入力されると差動
増幅型積分回路２０は、出力する制御電圧を上昇させる
方向に積分動作をする。ローパスフィルタ４は、チャー
ジポンプ３から出力された制御電圧Ｐout に差動増幅型
積分回路２０から出力制御電圧を加算する。In the case where the phase locked state is such that the phase of the comparison frequency signal fr is advanced from the reference frequency signal fp delayed by the above configuration, the phase comparator 2 outputs only the phase error signal Pd. . The first latch circuit 9 latches this pulse and outputs an L level. Also,
The H level is output to the second latch circuit 12. When the respective latched levels are input, the differential amplification type integration circuit 20 performs an integration operation in a direction to increase the output control voltage. The low-pass filter 4 adds an output control voltage from the differential amplification type integrator 20 to the control voltage Pout output from the charge pump 3.
【００４８】上記特性の位相同期回路は、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される正極性
パルスの制御電圧を入力したとき、電圧制御発振器５に
入力する制御電圧がロック状態の電圧として安定する回
路特性となっているので、ローパスフィルタの入力に差
動増幅型積分回路２０から正方向の制御電圧を加算して
いくと、位相同期回路はロック状態を維持するためにチ
ャージポンプ３から出力される正極性の制御電圧を減ら
す方向に動作する。すなわち、位相誤差信号Ｐｕのパル
ス幅を減少する方向に動作する。When the control voltage of the positive polarity pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage control oscillator 5 is changed to the locked state voltage. Since the circuit characteristics are stable, when a positive control voltage is added from the differential amplification type integrator 20 to the input of the low-pass filter, the phase-locked loop circuit operates from the charge pump 3 to maintain the locked state. It operates to reduce the output positive control voltage. That is, it operates in a direction to decrease the pulse width of the phase error signal Pu.
【００４９】また、遅延した基準周波数信号ｆｐより比
較周波数信号ｆｒの位相が遅れた位相で位相同期がロッ
クする特性であった場合、位相比較器２から位相誤差信
号Ｐｕのみが出力される。第２のラッチ回路１２はこの
パルスをラッチＬレベルを出力する。また、第１のラッ
チ回路９にはＨレベルが出力される。このようなそれぞ
れのラッチしたレベルが入力されると差動増幅型積分回
路２０は、出力する制御電圧を降下させる方向に積分動
作する。ローパスフィルタ４は、チャージポンプ３から
出力された制御電圧Ｐout に差動増幅型積分回路２０か
ら出力する制御電圧を加算する。When the phase lock of the comparison frequency signal fr is delayed from the delayed reference frequency signal fp, the phase comparator 2 outputs only the phase error signal Pu. The second latch circuit 12 outputs this pulse to the latch L level. The first latch circuit 9 outputs an H level. When the respective latched levels are input, the differential amplification type integrator 20 performs an integration operation in a direction to decrease the output control voltage. The low-pass filter 4 adds the control voltage output from the differential amplification type integrator 20 to the control voltage Pout output from the charge pump 3.
【００５０】上記特性の位相同期回路は、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される負極性
パルスの制御電圧を入力したとき、電圧制御発振器５に
入力する制御電圧がロック状態の電圧として安定する回
路特性となっているので、ローパスフィルタの入力に差
動増幅型積分回路２０から正方向の制御電圧を加算して
いくと、位相同期回路はロック状態を維持するためにチ
ャージポンプ３から出力される正極性の制御電圧を減ら
す方向に動作する。すなわち、位相誤差信号Ｐｕのパル
ス幅を減少する方向に動作する。When the control voltage of the negative pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage controlled oscillator 5 is changed to the voltage of the locked state. Since the circuit characteristics are stable, when a positive control voltage is added from the differential amplification type integrator 20 to the input of the low-pass filter, the phase-locked loop circuit operates from the charge pump 3 to maintain the locked state. It operates to reduce the output positive control voltage. That is, it operates in a direction to decrease the pulse width of the phase error signal Pu.
【００５１】これらの動作を繰り返すと位相誤差Ｐｄ、
あるいはＰｕのパルス幅が減少し第１のラッチ回路９、
あるいは第２のラッチ回路１２でラッチできなくなり差
動増幅型積分回路２０に入力する信号が両方Ｈレベルに
なる。差動増幅型積分回路２０は、両方Ｈレベルが入力
されると出力する制御電圧を保持する動作をする。これ
ら一連の動作により上記位相同期回路は、位相誤差Ｐ
ｄ、Ｐｕのパルス幅が第１のラッチ回路９、第２のラッ
チ回路１２でラッチされない一定範囲内になるように制
御され、その位相誤差に対応した位相差で基準周波数信
号と比較周波数信号間の位相関係を保つように動作す
る。By repeating these operations, the phase error Pd,
Alternatively, the pulse width of Pu decreases and the first latch circuit 9,
Alternatively, the signal cannot be latched by the second latch circuit 12, and both signals input to the differential amplification type integration circuit 20 become H level. The differential amplification type integration circuit 20 operates to hold the control voltage output when both the H levels are input. With these series of operations, the phase synchronization circuit makes the phase error P
The pulse widths of d and Pu are controlled so as to be within a certain range where they are not latched by the first latch circuit 9 and the second latch circuit 12, and the difference between the reference frequency signal and the comparison frequency signal is determined by a phase difference corresponding to the phase error. Operate so as to maintain the phase relationship of.
【００５２】実施の形態５．図７は本発明の実施の形態
４である位相同期回路のブロック図である。図におい
て、１４は位相比較器２の出力を入力とする第１のアッ
プダウンカウンタ、１５は第１のアップダウンカウンタ
の出力信号を入力とするディジタルアナログ変換器であ
る。Embodiment 5 FIG. FIG. 7 is a block diagram of a phase locked loop circuit according to the fourth embodiment of the present invention. In the figure, reference numeral 14 denotes a first up / down counter which receives an output of the phase comparator 2 as an input, and 15 denotes a digital / analog converter which receives an output signal of the first up / down counter as an input.
【００５３】このように構成された位相同期回路におい
ては、位相比較器２から出力する位相誤差信号Ｐｕパル
スは第１のアップダウンカウンタ１４をカウントアップ
し、位相誤差信号Ｐｄパルスは第１のアップダウンカウ
ンタ１４をカウントダウンする。ディジタルアナログ変
換器１５は第１のアップダウンカウンタ１４から出力さ
れるカウント値をディジタルアナログ変換する。ローパ
スフィルタ４はチャージポンプ３の出力信号である制御
電圧であるＰout とディジタルアナログ変換器１５の出
力信号を加算し、平滑して電圧制御発振器５の制御電圧
Ｖｃを発生する。In the phase locked loop circuit configured as described above, the phase error signal Pu pulse output from the phase comparator 2 counts up the first up / down counter 14, and the phase error signal Pd pulse outputs the first up / down counter. The down counter 14 counts down. The digital-to-analog converter 15 converts the count value output from the first up / down counter 14 from digital to analog. The low-pass filter 4 adds a control voltage Pout, which is an output signal of the charge pump 3, and an output signal of the digital-to-analog converter 15 and smoothes it to generate a control voltage Vc of the voltage-controlled oscillator 5.
【００５４】以上の構成により基準周波数信号ｆｐより
比較周波数信号ｆｒの位相が進んだ位相で位相同期がロ
ックする特性であった場合、位相比較器２から出力され
る位相誤差信号Ｐｄは負極性パルスとして出力され、第
１のアップダウンカウンタ１４はこのパルスを入力しカ
ウントアップしていく。ディジタルアナログ変換器１５
は第１のアップダウンカウンタ１４から出力されるカウ
ンタ値がカウントアップしていくのでディジタルアナロ
グ変換した信号電圧を上昇させる。また、基準周波数信
号ｆｐより比較周波数信号ｆｒの位相が遅れた位相で位
相同期がロックする特性であった場合、位相比較器２か
ら出力される位相誤差信号Ｐｄは負極性パルスとして出
力され、第１のアップダウンカウンタ１４はこのパルス
を入力しカウントダウンしていく。ディジタルアナログ
変換器１５は第１のアップダウンカウンタ１４から出力
されるカウンタ値がカウントダウンしていくのでディジ
タルアナログ変換した信号電圧を降下させる。ローパス
フィルタ４は、チャージポンプ３から出力された制御電
圧Ｐout にディジタルアナログ変換回路１５から出力す
る出力電圧を加算する。With the above configuration, if the phase lock of the comparison frequency signal fr is advanced from the reference frequency signal fp, the phase error signal Pd output from the phase comparator 2 becomes a negative pulse. The first up / down counter 14 receives this pulse and counts up. Digital-to-analog converter 15
Raises the digital-to-analog converted signal voltage because the counter value output from the first up / down counter 14 is counted up. If the phase lock of the comparison frequency signal fr is delayed with respect to the reference frequency signal fp, the phase error signal Pd output from the phase comparator 2 is output as a negative pulse. The 1 up / down counter 14 receives this pulse and counts down. The digital-to-analog converter 15 lowers the digital-to-analog converted signal voltage because the counter value output from the first up-down counter 14 counts down. The low-pass filter 4 adds the output voltage output from the digital-to-analog conversion circuit 15 to the control voltage Pout output from the charge pump 3.
【００５５】上記特性の位相同期回路で、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される正ある
いは負極性パルスの制御電圧を入力したとき、電圧制御
発振器５に入力する制御電圧がロック状態の電圧として
安定する回路特性となっている場合、ローパスフィルタ
の入力にディジタルアナログ変換器から正あるいは負方
向の出力電圧を加算していくと、位相同期回路はロック
状態を維持するためチャージポンプ３から出力される正
あるいは負極性の制御電圧を減らす方向に動作する。す
なわち、位相誤差信号Ｐｕ、あるいはＰｄのパルス幅を
減少する方向に動作する。When the control voltage of the positive or negative pulse output from the charge pump 3 is input to the input of the low-pass filter 4 in the phase locked loop circuit having the above characteristics, the control voltage input to the voltage controlled oscillator 5 is in a locked state. When the circuit characteristics are stable as a voltage, when a positive or negative output voltage is added from the digital-to-analog converter to the input of the low-pass filter, the phase-locked loop circuit operates from the charge pump 3 to maintain the locked state. It operates in the direction of decreasing the output positive or negative control voltage. That is, the operation is performed in a direction to decrease the pulse width of the phase error signal Pu or Pd.
【００５６】この動作を繰り返すと位相誤差Ｐｕあるい
はＰｄのパルス幅が減少し、第１のアップダウンカウン
タ１４がカウントアップする状態とカウントダウンする
状態の境界に近づけるように制御され、その時の位相誤
差に対応した位相差で基準周波数信号と比較周波数信号
間の位相関係を保つように動作する。By repeating this operation, the pulse width of the phase error Pu or Pd is reduced, and the first up / down counter 14 is controlled so as to approach the boundary between the count-up state and the count-down state. It operates so as to maintain the phase relationship between the reference frequency signal and the comparison frequency signal with the corresponding phase difference.
【００５７】実施の形態６．図８は本発明の実施の形態
５である位相同期回路のブロック図である。図におい
て、１６は入力端子１から入力する基準周波数信号ｆｐ
と比較周波数信号位相比較器２の出力を入力とする第３
のラッチ回路、１０は第３のラッチ回路の出力信号を入
力とする反転増幅型積分回路である。Embodiment 6 FIG. FIG. 8 is a block diagram of a phase locked loop circuit according to the fifth embodiment of the present invention. In the figure, reference numeral 16 denotes a reference frequency signal fp input from the input terminal 1.
And the third which receives the output of the comparison frequency signal phase comparator 2 as an input.
Are the inverting amplification type integrators which receive the output signal of the third latch circuit as an input.
【００５８】このように構成された位相同期回路におい
ては、第３のラッチ回路１６は分周器６から出力する比
較周波数信号ｆｒを入力端子１から入力する基準周波数
信号ｆｐでラッチする。反転増幅型積分回路１０は第３
のラッチ回路１６の出力信号の極性に応じて積分動作を
する。In the phase locked loop configured as described above, the third latch circuit 16 latches the comparison frequency signal fr output from the frequency divider 6 with the reference frequency signal fp input from the input terminal 1. The inverting amplification type integration circuit 10
Performs an integration operation in accordance with the polarity of the output signal of the latch circuit 16.
【００５９】以上の構成により基準周波数信号ｆｐより
比較周波数信号ｆｒの位相が進んだ位相で位相同期がロ
ックする特性であった場合、第３のラッチ回路１６は比
較周波数信号ｆｒを基準周波数信号ｆｐでラッチしＨレ
ベルを出力する。このラッチしたＨレベルが入力される
ことにより反転増幅型積分回路１０は、出力する制御電
圧を降下させる方向に積分動作をする。ローパスフィル
タ４はチャージポンプ３から出力された制御電圧Ｐout
に反転増幅型積分回路１０から出力する積分電圧を加算
する。With the above configuration, if the phase lock of the comparison frequency signal fr is advanced from the reference frequency signal fp, the third latch circuit 16 converts the comparison frequency signal fr into the reference frequency signal fp. And output the H level. When the latched H level is input, the inverting amplification type integration circuit 10 performs an integration operation in a direction to decrease the output control voltage. The low-pass filter 4 controls the control voltage Pout output from the charge pump 3
To the integrated voltage output from the inverting amplification type integration circuit 10.
【００６０】上記特性位相同期回路は、ローパスフィル
タ４の入力にチャージポンプ３から出力される負極性パ
ルスの制御電圧を入力したとき、電圧制御発振器５に入
力する制御電圧がロック状態の電圧として安定する回路
特性となっているので、ローパスフィルタの入力に反転
増幅型積分回路１０から負方向の積分電圧を加算してい
くと、位相同期回路はロック状態を維持するためチャー
ジポンプ３から出力される負極性の制御電圧を減らす方
向に動作する。すなわち、位相誤差信号Ｐｄのパルス幅
を減少する方向に動作する。When the control voltage of the negative pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage controlled oscillator 5 is stable as a locked voltage. When the negative integration voltage is added from the inverting amplification type integration circuit 10 to the input of the low-pass filter, the phase synchronization circuit is output from the charge pump 3 to maintain the locked state. It operates to reduce the negative control voltage. That is, the operation is performed in a direction to decrease the pulse width of the phase error signal Pd.
【００６１】この動作を繰り返すと位相誤差Ｐｄのパル
ス幅が減少し第３のラッチ回路１６でラッチできなくな
り反転増幅型積分回路１０に入力する信号がＬレベルに
なる。反転増幅型積分回路１０は、Ｌレベルが入力され
ると出力する制御電圧を上昇させる方向に積分動作をす
る。これら一連の動作により上記位相同期回路は、比較
周波数信号が第３のラッチ回路１６で基準周波数信号に
よってラッチ可否される境界に近づけように制御され、
その時の位相誤差に対応した位相差で基準周波数信号と
比較周波数信号間の位相関係を保つように動作する。When this operation is repeated, the pulse width of the phase error Pd decreases, and the signal cannot be latched by the third latch circuit 16, and the signal input to the inverting amplification type integrator 10 becomes L level. The inverting amplification type integration circuit 10 performs an integration operation in a direction to increase the control voltage output when the L level is input. By these series of operations, the phase locked loop circuit is controlled so that the comparison frequency signal approaches a boundary where the third latch circuit 16 can or cannot be latched by the reference frequency signal,
It operates so as to maintain the phase relationship between the reference frequency signal and the comparison frequency signal with the phase difference corresponding to the phase error at that time.
【００６２】実施の形態７．図９は本発明の実施の形態
６である位相同期回路のブロック図である。図におい
て、１７は入力端子１から入力する基準周波数信号ｆｐ
の極性を反転する第２の反転回路、１８は第２の反転回
路１７の反転した基準周波数信号と比較周波数信号ｆｒ
を入力とする第４のラッチ回路、１０は第３のラッチ回
路の出力信号を入力とする反転増幅型積分回路である。Embodiment 7 FIG. 9 is a block diagram of a phase locked loop circuit according to the sixth embodiment of the present invention. In the figure, reference numeral 17 denotes a reference frequency signal fp input from the input terminal 1.
A second inverting circuit 18 for inverting the polarity of the reference frequency signal and the comparison frequency signal fr of the second inverting circuit 17
Is an inverting amplification type integrator circuit which receives an output signal of the third latch circuit as an input.
【００６３】このように構成された位相同期回路におい
ては、入力端子１から入力した基準周波数信号ｆｐは第
２の反転回路１７で反転される。第４のラッチ回路１８
は第２の反転回路１７から出力される反転した基準周波
数信号を比較周波数信号ｆｒでラッチをする。反転増幅
型積分回路１０は第４のラッチ回路１８の出力信号の極
性に応じて積分動作をする。In the phase locked loop circuit configured as described above, the reference frequency signal fp input from the input terminal 1 is inverted by the second inverting circuit 17. Fourth latch circuit 18
Latches the inverted reference frequency signal output from the second inverting circuit 17 with the comparison frequency signal fr. The inverting amplification type integration circuit 10 performs an integration operation according to the polarity of the output signal of the fourth latch circuit 18.
【００６４】以上の構成により基準周波数信号ｆｐより
比較周波数信号ｆｒの位相が遅れた位相で位相同期がロ
ックする特性であった場合、第４のラッチ回路１８は基
準周波数信号ｆｐを第２の反転回路１７で反転した信号
を比較周波数信号ｆｒでラッチしＬレベルを出力する。
このラッチしたＬレベルが入力されることにより反転増
幅型積分回路１０は、出力する積分電圧を上昇させる方
向に積分動作をする。ローパスフィルタ４はチャージポ
ンプ３から出力された制御電圧Ｐout に反転増幅型積分
回路１０から出力する積分電圧を加算する。With the above configuration, if the phase synchronization is locked at a phase in which the phase of the comparison frequency signal fr is delayed from that of the reference frequency signal fp, the fourth latch circuit 18 converts the reference frequency signal fp to the second inversion. The signal inverted by the circuit 17 is latched by the comparison frequency signal fr and the L level is output.
When the latched L level is input, the inverting amplification type integrator 10 performs an integrating operation in a direction to increase the output integrated voltage. The low-pass filter 4 adds the integrated voltage output from the inverting amplification type integration circuit 10 to the control voltage Pout output from the charge pump 3.
【００６５】上記特性の位相同期回路は、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される正極性
パルスの制御電圧を入力したとき、電圧制御発振器５に
入力する制御電圧がロック状態の電圧として安定する回
路特性となっているので、ローパスフィルタの入力に反
転増幅型積分回路１０から正方向の積分電圧を加算して
いくと、位相同期回路はロック状態を維持するためチャ
ージポンプ３から出力される正極性の制御電圧を減らす
方向に動作する。すなわち、位相誤差信号Ｐｕのパルス
幅を減少する方向に動作する。When the control voltage of the positive polarity pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage controlled oscillator 5 is changed to the voltage in the locked state. Since the circuit characteristics are stable, when the positive integration voltage is added from the inverting amplification type integration circuit 10 to the input of the low-pass filter, the phase synchronization circuit is output from the charge pump 3 to maintain the locked state. It operates to reduce the positive control voltage. That is, it operates in a direction to decrease the pulse width of the phase error signal Pu.
【００６６】この動作を繰り返すと位相誤差Ｐｕのパル
ス幅が減少し第４のラッチ回路１８でラッチできなくな
り反転増幅型積分回路１０に入力する信号がＨレベルに
なる。反転増幅型積分回路１０は、Ｈレベルが入力され
ると出力する積分電圧を降下させる方向に積分動作をす
る。これらの動作により上記位相同期回路は、反転した
基準周波数信号が第４のラッチ回路１８で比較周波数信
号によってラッチ可否される境界に近づけるように制御
され、その時の位相誤差に対応した位相差で基準周波数
信号と比較周波数信号間の位相関係を保つように動作す
る。When this operation is repeated, the pulse width of the phase error Pu decreases, the signal cannot be latched by the fourth latch circuit 18, and the signal input to the inverting amplification type integrator 10 becomes H level. The inverting amplification type integration circuit 10 performs an integration operation in a direction of decreasing the output integrated voltage when the H level is input. By these operations, the above-described phase locked loop circuit is controlled so that the inverted reference frequency signal approaches a boundary where the fourth latch circuit 18 can latch the reference frequency signal based on the comparison frequency signal. It operates so as to maintain the phase relationship between the frequency signal and the comparison frequency signal.
【００６７】実施の形態８．図１０は本発明の実施の形
態７である位相同期回路のブロック図である。図におい
て、１６は入力端子１から入力する基準周波数信号ｆｐ
と比較周波数信号位相比較器２の出力を入力とする第３
のラッチ回路、１９は入力端子１から入力する基準周波
数信号ｆｐと第３のラッチ回路の出力信号を入力とする
第２のアップダウンカウンタ、１５は第２のアップダウ
ンカウンタの出力信号を入力とするディジタルアナログ
変換器である。Embodiment 8 FIG. FIG. 10 is a block diagram of a phase locked loop circuit according to the seventh embodiment of the present invention. In the figure, reference numeral 16 denotes a reference frequency signal fp input from the input terminal 1.
And the third which receives the output of the comparison frequency signal phase comparator 2 as an input.
, A second up / down counter 19 that receives the reference frequency signal fp input from the input terminal 1 and the output signal of the third latch circuit, and 15 receives the output signal of the second up / down counter. Digital-to-analog converter.
【００６８】このように構成された位相同期回路におい
ては、第３のラッチ回路１６は分周器６から出力する比
較周波数信号ｆｒを入力端子１から入力する基準周波数
信号ｆｐでラッチする。第２のアップダウンカウンタ１
９は、入力端子１から入力する基準周波数信号を第３の
ラッチ回路１６から出力する信号の極性に応じてカウン
トアップ、あるいはカウントダウンする。ディジタルア
ナログ変換器１５は第２のアップダウンカウンタ１９の
カウント値をディジタルアナログ変換する。ローパスフ
ィルタ４はチャージポンプ３の出力信号である制御電圧
であるＰout とディジタルアナログ変換器１５の出力信
号を加算し、平滑して電圧制御発振器５の制御電圧Ｖｃ
を発生する。In the phase locked loop configured as described above, the third latch circuit 16 latches the comparison frequency signal fr output from the frequency divider 6 with the reference frequency signal fp input from the input terminal 1. Second up / down counter 1
Numeral 9 counts up or counts down the reference frequency signal input from the input terminal 1 according to the polarity of the signal output from the third latch circuit 16. The digital / analog converter 15 converts the count value of the second up / down counter 19 from digital to analog. The low-pass filter 4 adds the control voltage Pout, which is the output signal of the charge pump 3, to the output signal of the digital-to-analog converter 15, smoothes the sum, and smoothes the control voltage Vc of the voltage-controlled oscillator 5.
Occurs.
【００６９】以上の構成により基準周波数信号ｆｐより
比較周波数信号ｆｒの位相が進んだ位相で位相同期がロ
ックする特性であった場合、第３のラッチ回路１６は比
較周波数信号ｆｒを基準周波数信号ｆｐでラッチしＨレ
ベルを出力する。第２のアップダウンカウンタ１９はこ
のラッチしたＨレベルが入力されることにより、基準周
波数信号をクロックにしてカウントダウンしていく。デ
ィジタルアナログ変換器１５は第２のアップダウンカウ
ンタ１９から出力されるカウンタ値がカウントダウンし
ていくのでディジタルアナログ変換した出力電圧を降下
させる。ローパスフィルタ４は、チャージポンプ３から
出力された制御電圧Ｐout にディジタルアナログ変換回
路１５から出力する出力電圧を加算する。With the above configuration, if the phase lock of the comparison frequency signal fr has a characteristic that the phase of the comparison frequency signal fr is advanced from the reference frequency signal fp, the third latch circuit 16 converts the comparison frequency signal fr into the reference frequency signal fp. And output the H level. The second up / down counter 19 receives the latched H level and counts down using the reference frequency signal as a clock. The digital-to-analog converter 15 drops the digital-to-analog converted output voltage because the counter value output from the second up / down counter 19 counts down. The low-pass filter 4 adds the output voltage output from the digital-to-analog conversion circuit 15 to the control voltage Pout output from the charge pump 3.
【００７０】上記特性の位相同期回路は、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される負極性
パルスの制御電圧を入力したとき、電圧制御発振器５に
入力する制御電圧がロック状態の電圧として安定する回
路特性となっているので、ディジタルアナログ変換器１
５はローパスフィルタの入力にディジタルアナログ変換
器から負方向の出力電圧を加算していくと、位相同期回
路はロック状態を維持するためチャージポンプ３から出
力される負極性の制御電圧を減らす方向に動作する。す
なわち、位相誤差信号Ｐｄのパルス幅を減少する方向に
動作する。When the control voltage of the negative pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage-controlled oscillator 5 is changed to the voltage in the locked state. Since the circuit characteristics are stable, the digital-to-analog converter 1
When the negative output voltage from the digital-to-analog converter is added to the input of the low-pass filter, the phase synchronization circuit decreases the negative control voltage output from the charge pump 3 to maintain the locked state. Operate. That is, the operation is performed in a direction to decrease the pulse width of the phase error signal Pd.
【００７１】この動作を繰り返すと基準周波数信号ｆｐ
と比較周波数信号ｆｒの位相関係により第３のラッチ回
路１６でラッチできなくなり第２のアップダウンカウン
タ１９に入力する信号がＬレベルになる。第２のアップ
ダウンカウンタ１９は、Ｌレベルが入力されると出力す
る出力電圧を上昇させる方向にカウントアップする。こ
れらの動作により上記位相同期回路は、比較周波数信号
が第３のラッチ回路１６で基準周波数信号によってラッ
チ可否される境界に近づけるように制御され、その時の
位相誤差に対応した位相差で基準周波数信号と比較周波
数信号間の位相関係を保つように動作する。When this operation is repeated, the reference frequency signal fp
And the comparison latch signal 16 cannot be latched by the third latch circuit 16 due to the phase relationship between the signal and the comparison frequency signal fr. The second up / down counter 19 counts up in a direction to increase the output voltage output when the L level is input. By these operations, the phase locked loop circuit is controlled so that the comparison frequency signal approaches a boundary at which the third latch circuit 16 can be latched by the reference frequency signal, and the reference frequency signal is controlled by a phase difference corresponding to the phase error at that time. It operates so as to maintain the phase relationship between the comparison frequency signal and the comparison frequency signal.
【００７２】実施の形態９．図１１は本発明の実施の形
態８である位相同期回路のブロック図である。図におい
て、１７は入力端子１から入力する基準周波数信号ｆｐ
の極性を反転する第２の反転回路、１８は第２の反転回
路１７の反転した基準周波数信号と比較周波数信号ｆｒ
を入力とする第４のラッチ回路、１９は分周器６から出
力する比較周波数信号ｆｒと第４のラッチ回路の出力信
号を入力とする第２のアップダウンカウンタ、１５は第
２のアップダウンカウンタ１９の出力信号を入力とする
ディジタルアナログ変換器である。Embodiment 9 FIG. FIG. 11 is a block diagram of a phase synchronization circuit according to the eighth embodiment of the present invention. In the figure, reference numeral 17 denotes a reference frequency signal fp input from the input terminal 1.
A second inverting circuit 18 for inverting the polarity of the reference frequency signal and the comparison frequency signal fr of the second inverting circuit 17
, A second up / down counter 19 receiving the comparison frequency signal fr output from the frequency divider 6 and an output signal of the fourth latch circuit, and 15 a second up / down counter. This is a digital-to-analog converter that receives the output signal of the counter 19 as an input.
【００７３】このように構成された位相同期回路におい
ては、入力端子１から入力した基準周波数信号ｆｐは第
２の反転回路１７で反転される。第４のラッチ回路１８
は第２の反転回路１７から出力される反転した基準周波
数信号を比較周波数信号ｆｒでラッチをする。第２のア
ップダウンカウンタ１９は、分周器６から出力する比較
周波数信号を第４のラッチ回路１８から出力する信号の
極性に応じてカウントアップ、あるいはカウントダウン
する。ディジタルアナログ変換器１５は第２のアップダ
ウンカウンタ１９のカウント値をディジタルアナログ変
換する。ローパスフィルタ４はチャージポンプ３の出力
信号である制御電圧であるＰout とディジタルアナログ
変換器１５の出力信号を加算し、平滑して電圧制御発振
器５の制御電圧Ｖｃを発生する。In the thus configured phase locked loop circuit, the reference frequency signal fp input from the input terminal 1 is inverted by the second inverting circuit 17. Fourth latch circuit 18
Latches the inverted reference frequency signal output from the second inverting circuit 17 with the comparison frequency signal fr. The second up / down counter 19 counts up or counts down the comparison frequency signal output from the frequency divider 6 according to the polarity of the signal output from the fourth latch circuit 18. The digital / analog converter 15 converts the count value of the second up / down counter 19 from digital to analog. The low-pass filter 4 adds a control voltage Pout, which is an output signal of the charge pump 3, and an output signal of the digital-to-analog converter 15 and smoothes it to generate a control voltage Vc of the voltage-controlled oscillator 5.
【００７４】以上の構成により基準周波数信号ｆｐより
比較周波数信号ｆｒの位相が遅れた位相で位相同期がロ
ックする特性であった場合、第４のラッチ回路１８は基
準周波数信号ｆｐを第２の反転回路１７で反転した信号
を比較周波数信号ｆｒでラッチしＬレベルを出力する。
第２のアップダウンカウンタ１９はこのラッチしたＬレ
ベルが入力されることにより、基準周波数信号をクロッ
クにしてカウントアップしていく。ディジタルアナログ
変換器１５は第２のアップダウンカウンタ１９から出力
されるカウンタ値がカウントアップしていくのでディジ
タルアナログ変換した出力電圧を上昇させる。ローパス
フィルタ４は、チャージポンプ３から出力された制御電
圧Ｐout にディジタルアナログ変換回路１５から出力す
る出力電圧を加算する。With the above configuration, if the phase lock of the comparison frequency signal fr is delayed with respect to the reference frequency signal fp, the fourth latch circuit 18 reverses the reference frequency signal fp to the second inversion. The signal inverted by the circuit 17 is latched by the comparison frequency signal fr and the L level is output.
The second up / down counter 19 receives the latched L level and counts up using the reference frequency signal as a clock. The digital-to-analog converter 15 raises the digital-to-analog converted output voltage because the counter value output from the second up / down counter 19 counts up. The low-pass filter 4 adds the output voltage output from the digital-to-analog conversion circuit 15 to the control voltage Pout output from the charge pump 3.
【００７５】上記特性の位相同期回路は、ローパスフィ
ルタ４の入力にチャージポンプ３から出力される正極性
パルスの制御電圧を入力したとき、電圧制御発振器５に
入力する制御電圧がロック状態の電圧として安定する回
路特性となっているので、ローパスフィルタの入力にデ
ィジタルアナログ変換器１５から正方向の出力電圧を加
算していくと、位相同期回路はロック状態を維持するた
めチャージポンプ３から出力される正極性の制御電圧を
降下させるように動作する。すなわち、位相誤差信号Ｐ
ｕのパルス幅を減少させるように動作する。When the control voltage of the positive pulse output from the charge pump 3 is input to the input of the low-pass filter 4, the control voltage input to the voltage-controlled oscillator 5 is changed to the voltage of the locked state. Since the circuit characteristics are stable, when a positive output voltage is added from the digital-to-analog converter 15 to the input of the low-pass filter, the phase-locked loop is output from the charge pump 3 to maintain the locked state. It operates to lower the control voltage of the positive polarity. That is, the phase error signal P
Operate to reduce the pulse width of u.
【００７６】この動作を繰り返すと位相誤差Ｐｕのパル
ス幅が減少し第４のラッチ回路１８でラッチできなくな
り第２のアップダウンカウンタ１９に入力する信号がＨ
レベルになる。第２のアップダウンカウンタ１９は、Ｈ
レベルが入力されると出力する出力電圧を降下させるよ
うにカウントダウンする。これらの動作により上記位相
同期回路は、反転した基準周波数信号が第４のラッチ回
路１８で比較周波数信号によってラッチ可否される境界
に近づけるように制御され、その時の位相誤差に対応し
た位相差で基準周波数信号と比較周波数信号間の位相関
係を保つように動作する。When this operation is repeated, the pulse width of the phase error Pu decreases, the signal cannot be latched by the fourth latch circuit 18, and the signal input to the second up / down counter 19 becomes H
Become a level. The second up / down counter 19 has H
When the level is input, the countdown is performed so as to lower the output voltage to be output. By these operations, the above-described phase locked loop circuit is controlled so that the inverted reference frequency signal approaches a boundary where the fourth latch circuit 18 can latch the reference frequency signal based on the comparison frequency signal. It operates so as to maintain the phase relationship between the frequency signal and the comparison frequency signal.
【００７７】[0077]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に示すような効果を奏する。Since the present invention is configured as described above, it has the following effects.
【００７８】本発明に係る位相同期回路によれば、位相
誤差信号を所要タイミングでラッチ可能か否かで位相状
態を検出し、検出した状態によって積分電圧を発生さ
せ、これを位相同期回路のループにオフセットとして与
えるように構成し、定常位相誤差を軽減するように制御
したので、位相誤差信号をラッチ可否される境界に近づ
け、その時の位相関係で位相差を安定に保て、また、電
圧変動、温度特性による特異なオフセット電圧の発生に
よる位相差のドリフトを吸収することにより、基準周波
数信号に同期した信号すなわち電圧制御発信器から出力
される周波数信号に同期した信号間でデータや制御信号
を受け渡す時に一定の安定した位相で受け渡しができ、
かつ簡易な回路構成で実現でき、アナログ部品の精度を
緩和しコスト的に有利となる。According to the phase locked loop circuit of the present invention, the phase state is detected based on whether or not the phase error signal can be latched at a required timing, and an integrated voltage is generated according to the detected state. Is controlled so as to reduce the steady-state phase error, so that the phase error signal is brought closer to the boundary where latching is enabled or disabled, and the phase difference at that time can be kept stable and the voltage fluctuation can be maintained. By absorbing the drift of the phase difference due to the generation of a unique offset voltage due to temperature characteristics, data and control signals can be transmitted between signals synchronized with the reference frequency signal, that is, signals synchronized with the frequency signal output from the voltage control transmitter. It can be delivered at a certain stable phase when delivered,
In addition, it can be realized with a simple circuit configuration, and the accuracy of analog parts is reduced, which is advantageous in cost.
【００７９】また、位相誤差信号でセット、リセットす
るＲＳフリップフロップ回路を用いて位相状態を検出
し、検出したＲＳフリップフロップの出力信号の極性に
応じて積分電圧を発生させ、これを位相同期回路のルー
プにオフセットとして与えるように構成し、定常位相誤
差を軽減するように制御したので、位相誤差信号でセッ
ト、リセットが可否される境界に近づけ、その時の位相
関係で位相差を安定に保て、また、電圧変動、温度特性
による特異なオフセット電圧の発生による位相差のドリ
フトを吸収することにより、基準周波数信号に同期した
信号と比較周波数信号に同期した信号すなわち電圧制御
発信器から出力される周波数信号に同期した信号間でデ
ータや制御信号を受け渡す時に一定の安定した位相で受
け渡しができ、かつ簡易な回路構成で実現でき、アナロ
グ部品の精度を緩和しコスト的に有利となる。Further, a phase state is detected by using an RS flip-flop circuit which sets and resets with a phase error signal, and an integrated voltage is generated in accordance with the polarity of the detected output signal of the RS flip-flop. Control to reduce the steady-state phase error, so that the phase error signal is close to the boundary where set and reset are permitted, and the phase difference at that time can keep the phase difference stable. Also, by absorbing the drift of the phase difference due to the occurrence of a unique offset voltage due to voltage fluctuations and temperature characteristics, a signal synchronized with the reference frequency signal and a signal synchronized with the comparison frequency signal, that is, output from the voltage controlled oscillator. When data and control signals are transferred between signals synchronized with the frequency signal, they can be transferred with a constant and stable phase, and Can be realized with ease circuit configuration, the cost advantage relaxes the precision analog components.
【００８０】また、それぞれの位相誤差信号を所望タイ
ミングでラッチ可能か否かで位相状態を検出し、それぞ
れの検出した状態の組合わせによって積分電圧を発生さ
せ、これを位相同期回路のループにオフセットとして与
えるように構成し、定常位相誤差が一定範囲内になるよ
うに制御したので、位相誤差信号がそれぞれのラッチで
ラッチされない範囲内に制御され、その時の位相関係で
位相差を安定に保て、また、電圧変動、温度特性による
特異なオフセット電圧の発生による位相差のドリフトを
吸収することにより、基準周波数信号に同期した信号と
比較周波数信号に同期した信号すなわち電圧制御発信器
から出力される周波数信号に同期した信号間でデータや
制御信号を受け渡す時に一定の安定した位相で受け渡し
ができ、かつ簡易な回路構成で実現でき、アナログ部品
の精度を緩和しコスト的に有利となる。Further, a phase state is detected based on whether each phase error signal can be latched at a desired timing, an integrated voltage is generated by a combination of the detected states, and this is offset into a loop of the phase locked loop. And the steady-state phase error is controlled so as to be within a certain range, so that the phase error signal is controlled within the range not latched by each latch, and the phase difference at that time can keep the phase difference stable. Also, by absorbing the drift of the phase difference due to the occurrence of a unique offset voltage due to voltage fluctuations and temperature characteristics, a signal synchronized with the reference frequency signal and a signal synchronized with the comparison frequency signal, that is, output from the voltage controlled oscillator. When transferring data and control signals between signals synchronized with the frequency signal, it can be transferred with a constant stable phase and is simple Can be realized by a circuit structure, the cost advantage relaxes the precision analog components.
【００８１】また、それぞれの位相誤差信号をアップパ
ルスとダウンパルスとしてアップダウンカウンタでカウ
ントし、アップダウンカウンタでカウントした値をディ
ジタルアナログ変換して出力電圧を発生させ、これを位
相同期回路のループにオフセットとして与えるように構
成し、定常位相誤差を軽減するように制御したので、位
相誤差信号がアップパルス、ダウンパルスとしてカウン
トされない範囲内に制御され、その時の位相関係で位相
差を安定に保て、また、電圧変動、温度特性による特異
なオフセット電圧の発生による位相差のドリフトを吸収
することにより、基準周波数信号に同期した信号と比較
周波数信号に同期した信号すなわち電圧制御発信器から
出力される周波数信号に同期した信号間でデータや制御
信号を受け渡す時に一定の安定した位相で受け渡しがで
きる。Each of the phase error signals is counted as an up pulse and a down pulse by an up / down counter, and the value counted by the up / down counter is converted from digital to analog to generate an output voltage. The phase error signal is controlled to reduce the steady-state phase error, so that the phase error signal is controlled within a range that is not counted as an up pulse or a down pulse, and the phase difference is stably maintained by the phase relationship at that time. Also, by absorbing the drift of the phase difference due to the generation of a unique offset voltage due to voltage fluctuations and temperature characteristics, the signal synchronized with the reference frequency signal and the signal synchronized with the comparison frequency signal, that is, the signal output from the voltage controlled oscillator is output. When passing data and control signals between signals synchronized with the frequency signal It can be passed with a constant stable phase.
【００８２】また、基準周波数信号を比較周波数信号で
ラッチする、あるいは比較周波数信号を基準周波数信号
でラッチすることにより位相状態を検出し、ラッチした
信号の極性に応じて正または負方向に信号を積分して積
分電圧を発生させ、これを位相同期回路のループにオフ
セットとして与えるように構成したので、ラッチされる
信号の極性が反転する境界に近づけるように制御され、
その時の位相関係で位相差を安定に保て、また、電圧変
動、温度特性による特異なオフセット電圧の発生による
位相差のドリフトを吸収することにより、基準周波数信
号に同期した信号と比較周波数信号に同期した信号すな
わち電圧制御発信器から出力される周波数信号に同期し
た信号間でデータや制御信号を受け渡す時に一定の安定
した位相で受け渡しができる。Further, the phase condition is detected by latching the reference frequency signal with the comparison frequency signal or by latching the comparison frequency signal with the reference frequency signal, and the signal is shifted in the positive or negative direction according to the polarity of the latched signal. Since the integration is performed to generate an integrated voltage, and this is given to the loop of the phase locked loop as an offset, it is controlled so as to approach a boundary where the polarity of the signal to be latched is inverted,
By keeping the phase difference stable by the phase relationship at that time, and by absorbing the drift of the phase difference due to the generation of a unique offset voltage due to voltage fluctuation and temperature characteristics, the signal synchronized with the reference frequency signal and the comparison frequency signal When data and control signals are transferred between synchronized signals, that is, signals synchronized with the frequency signal output from the voltage-controlled oscillator, the data and control signals can be transferred with a constant and stable phase.
【００８３】また、基準周波数信号を比較周波数信号で
ラッチする、あるいは比較周波数信号を基準周波数信号
でラッチすることにより位相状態を検出し、ラッチした
信号の極性に応じて基準周波数信号あるいは比較周波数
信号をクロックとしてカウントアップまたはカウントダ
ウンし、アップダウンカウントでカウントした値をディ
ジタルアナログ変換して出力電圧を発生させ、これを位
相同期回路のループにオフセットとして与えるように構
成したので、ラッチされる信号の極性が反転する境界に
近づけるように制御され、その時の位相関係で位相差を
安定に保て、また、電圧変動、温度特性による特異なオ
フセット電圧の発生による位相差のドリフトを吸収する
ことにより、基準周波数信号に同期した信号と比較周波
数信号に同期した信号すなわち電圧制御発信器から出力
される周波数信号に同期した信号間でデータや制御信号
を受け渡す時に一定の安定した位相で受け渡しができ、
かつ簡易な回路構成で実現でき、アナログ部品の精度を
緩和しコスト的に有利となる。The phase state is detected by latching the reference frequency signal with the comparison frequency signal or by latching the comparison frequency signal with the reference frequency signal, and the reference frequency signal or the comparison frequency signal is detected in accordance with the polarity of the latched signal. Is counted up or down with the clock as the clock, and the value counted by the up / down count is converted from digital to analog to generate an output voltage, which is given as an offset to the loop of the phase locked loop circuit. It is controlled so as to approach the boundary where the polarity is inverted, the phase difference is kept stable by the phase relationship at that time, and the voltage difference, the drift of the phase difference due to the occurrence of a unique offset voltage due to temperature characteristics, is absorbed, Synchronized with the reference frequency signal and the comparison frequency signal Issue That can be passed at a constant stable phase when passing data and control signals between the signal synchronized with the frequency signal output from the voltage controlled oscillator,
In addition, it can be realized with a simple circuit configuration, and the accuracy of analog parts is reduced, which is advantageous in cost.
【図１】 本発明の実施の形態１である位相同期回路の
ブロック図である。FIG. 1 is a block diagram of a phase locked loop circuit according to a first embodiment of the present invention.
【図２】 図１における反転増幅型積分回路１０とロー
パスフィルタ４の一構成例を示す図である。FIG. 2 is a diagram showing an example of a configuration of an inverting amplification type integrator 10 and a low-pass filter 4 in FIG.
【図３】 本発明の実施の形態１のタイミングチャート
を示す図である。FIG. 3 is a diagram showing a timing chart according to the first embodiment of the present invention.
【図４】 本発明の実施の形態２である位相同期回路の
ブロック図である。FIG. 4 is a block diagram of a phase locked loop circuit according to a second embodiment of the present invention.
【図５】 本発明の実施の形態３である位相同期回路の
ブロック図である。FIG. 5 is a block diagram of a phase locked loop circuit according to a third embodiment of the present invention.
【図６】 本発明の実施の形態４である位相同期回路の
ブロック図である。FIG. 6 is a block diagram of a phase locked loop circuit according to a fourth embodiment of the present invention.
【図７】 本発明の実施の形態５である位相同期回路の
ブロック図である。FIG. 7 is a block diagram of a phase locked loop circuit according to a fifth embodiment of the present invention.
【図８】 本発明の実施の形態６である位相同期回路の
ブロック図である。FIG. 8 is a block diagram of a phase locked loop circuit according to a sixth embodiment of the present invention.
【図９】 本発明の実施の形態７である位相同期回路の
ブロック図である。FIG. 9 is a block diagram of a phase locked loop circuit according to a seventh embodiment of the present invention.
【図１０】 本発明の実施の形態８である位相同期回路
のブロック図である。FIG. 10 is a block diagram of a phase locked loop circuit according to an eighth embodiment of the present invention.
【図１１】 本発明の実施の形態９である位相同期回路
のブロック図である。FIG. 11 is a block diagram of a phase synchronization circuit according to a ninth embodiment of the present invention.
【図１２】 従来の位相同期回路のブロック図である。FIG. 12 is a block diagram of a conventional phase locked loop circuit.
【図１３】 従来の位相同期回路のタイミングチャート
を示す図である。FIG. 13 is a diagram showing a timing chart of a conventional phase locked loop circuit.
【図１４】 従来のチャージポンプ３の一構成例を示す
図である。FIG. 14 is a diagram illustrating a configuration example of a conventional charge pump 3.
【図１５】 従来のローパスフィルタ４の一構成例を示
す図である。FIG. 15 is a diagram illustrating a configuration example of a conventional low-pass filter 4.
１ 入力端子、２ 位相比較器、３ チャージポンプ、
４ ローパスフィルタ、５ 電圧制御発振器、６ 分周
器、７ 第１の遅延回路、８ 第１の反転回路、９ 第
１のラッチ回路、１０ 反転増幅型積分回路、１１ 第
２の遅延回路、１２ 第２のラッチ回路、１３ ＲＳフ
リップフロップ、１４ 第１のアップダウンカウンタ、
１５ ディジタルアナログ変換器、１６ 第３のラッチ
回路、１７ 第２の反転回路、１８ 第４のラッチ回
路、１９ 第２のアップダウンカウンタ、２０ 差動増
幅型積分回路。1 input terminal, 2 phase comparator, 3 charge pump,
REFERENCE SIGNS LIST 4 low pass filter, 5 voltage controlled oscillator, 6 divider, 7 first delay circuit, 8 first inverting circuit, 9 first latch circuit, 10 inverting amplification type integrator, 11 second delay circuit, 12 Second latch circuit, 13 RS flip-flop, 14 first up / down counter,
15 digital-analog converter, 16 third latch circuit, 17 second inverting circuit, 18 fourth latch circuit, 19 second up-down counter, 20 differential amplification type integrator.
Claims (6)
信号とし、基準周波数信号の比較エッジと比較周波数信
号の比較エッジの位相関係から基準周波数の比較エッジ
に対して進み位相の位相誤差信号と遅れ位相の位相誤差
信号を出力する位相比較器と、進み位相と遅れ位相の位
相誤差信号を入力信号として位相誤差信号を第１の制御
電圧に変換するチャージポンプと、該第１の制御電圧を
平滑して後述する電圧制御発振器への第２の制御電圧に
変換するローパスフィルタと、第２の制御電圧を入力と
して、該第２の制御電圧の値に応じた周波数信号を出力
する電圧制御発振器と、該周波数信号を所要周波数に分
周した比較周波数信号を出力する分周器を備えて基準周
波数信号と比較周波数信号の同期をとる位相同期手段に
おいて、前記進み位相の位相誤差信号を前記基準周波数
信号の比較エッジに対して前に所要時間ずらした時間で
ラッチする、あるいは前記遅れ位相の位相誤差信号を前
記基準周波数信号の比較エッジに対して後に所要時間ず
らした時間でラッチする手段と、ラッチした値と位相誤
差の極性に応じて値を積分する積分手段を備えて積分電
圧を発生させ、上記第２の制御電圧に積分電圧を加算す
ることを特徴とする位相同期回路。A reference frequency signal and a comparison frequency signal are input signals, and a phase error signal and a lag of a leading phase with respect to a comparison edge of a reference frequency are obtained from a phase relationship between a comparison edge of the reference frequency signal and a comparison edge of the comparison frequency signal. A phase comparator for outputting a phase error signal of a phase, a charge pump for converting the phase error signal into a first control voltage by using the phase error signals of a leading phase and a lag phase as an input signal, and smoothing the first control voltage A low-pass filter that converts a second control voltage into a second control voltage to be described later, and a voltage control oscillator that receives the second control voltage as an input and outputs a frequency signal corresponding to the value of the second control voltage; A phase synchronizing means for synchronizing the reference frequency signal and the comparison frequency signal with a frequency divider for outputting a comparison frequency signal obtained by dividing the frequency signal to a required frequency; The phase error signal of the phase is latched at a time shifted by a required time before the comparison edge of the reference frequency signal, or the phase error signal of the delayed phase is shifted by a required time after the comparison edge of the reference frequency signal. Means for latching at a predetermined time, and integrating means for integrating the value in accordance with the latched value and the polarity of the phase error to generate an integrated voltage, and adding the integrated voltage to the second control voltage. Phase synchronization circuit.
相及び遅れ位相の位相誤差信号をラッチする手段をＲＳ
フリップフロップで構成したことを特徴とする請求項１
記載の位相同期回路。2. The phase synchronization means according to claim 1, wherein said means for latching the phase error signals of the leading phase and the lagging phase is RS.
2. The flip-flop according to claim 1, wherein
The phase-locked loop described.
相及び遅れ位相の位相誤差信号を前記基準周波数信号の
比較エッジに対して前および後に所要時間ずらした時間
でラッチする手段と、ラッチした値と位相誤差の極性に
応じて値を差動積分する積分手段を備えて積分電圧を発
生させ、上記第２の制御電圧に積分電圧を加算すること
を特徴とする位相同期回路。3. A means for latching the phase error signals of the leading phase and the lagging phase at a time shifted by a required time before and after a comparison edge of the reference frequency signal. A phase locked loop circuit comprising an integrating means for differentially integrating a value according to the polarity of a phase error, generating an integrated voltage, and adding the integrated voltage to the second control voltage.
相及び遅れ位相の位相誤差信号をアップダウンカウンタ
でカウントする手段と、該カウント手段でカウントした
値をアナログ電圧に変換するディジタルアナログ変換手
段とを備えて積分電圧を発生させ、上記第２の制御電圧
に積分電圧を加算することを特徴とする位相同期回路。4. The phase synchronizing means includes means for counting the phase error signals of the leading and lag phases by an up-down counter, and digital-to-analog converting means for converting the value counted by the counting means into an analog voltage. A phase locked loop circuit for generating an integrated voltage and adding the integrated voltage to the second control voltage.
信号を比較周波数信号の比較エッジでラッチする、ある
いは位相誤差信号を基準周波数信号の比較エッジでラッ
チする手段と、、ラッチした値と極性に応じて値を積分
する積分手段を備えて積分電圧を発生させ、上記第２の
制御電圧に積分電圧を加算することを特徴とする位相同
期回路。5. A phase synchronizing means for latching a reference frequency signal at a comparison edge of a comparison frequency signal or for latching a phase error signal at a comparison edge of a reference frequency signal, and A phase synchronizing circuit comprising: an integrating means for integrating an integrated value to generate an integrated voltage; and adding the integrated voltage to the second control voltage.
信号を比較周波数信号の比較エッジでラッチする、ある
いは位相誤差信号を基準周波数信号の比較エッジでラッ
チする手段と、該ラッチした信号の極性によってカウン
トアップまたはカウントダウンさせるカウント手段と、
該カウント手段でカウントした値をアナログ電圧に変換
するディジタルアナログ変換手段とを備えて積分電圧を
発生させ、上記第２の制御電圧に積分電圧を加算するこ
とを特徴とする位相同期回路。6. A means for latching a reference frequency signal at a comparison edge of a comparison frequency signal or for latching a phase error signal at a comparison edge of a reference frequency signal in the phase synchronization means, and counting by a polarity of the latched signal. Counting means for counting up or counting down,
And a digital-to-analog converting means for converting the value counted by the counting means into an analog voltage, generating an integrated voltage, and adding the integrated voltage to the second control voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107531A JPH10303740A (en) | 1997-04-24 | 1997-04-24 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107531A JPH10303740A (en) | 1997-04-24 | 1997-04-24 | Phase-locked loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303740A true JPH10303740A (en) | 1998-11-13 |
Family
ID=14461561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9107531A Pending JPH10303740A (en) | 1997-04-24 | 1997-04-24 | Phase-locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303740A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006174358A (en) * | 2004-12-20 | 2006-06-29 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP2006333323A (en) * | 2005-05-30 | 2006-12-07 | Mitsubishi Electric Corp | Pll circuit |
-
1997
- 1997-04-24 JP JP9107531A patent/JPH10303740A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006174358A (en) * | 2004-12-20 | 2006-06-29 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP2006333323A (en) * | 2005-05-30 | 2006-12-07 | Mitsubishi Electric Corp | Pll circuit |
| JP4667963B2 (en) * | 2005-05-30 | 2011-04-13 | 三菱電機株式会社 | PLL circuit |
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