JPH05243980A - Clock hold over circuit - Google Patents
Clock hold over circuitInfo
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- JPH05243980A JPH05243980A JP4042938A JP4293892A JPH05243980A JP H05243980 A JPH05243980 A JP H05243980A JP 4042938 A JP4042938 A JP 4042938A JP 4293892 A JP4293892 A JP 4293892A JP H05243980 A JPH05243980 A JP H05243980A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、クロック発生回路に関
し、特に基準クロックに位相同期したクロックを発生
し、必要な場合には基準クロックなしに一定周波数のク
ロックを発生するクロックホールドオーバ回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generation circuit, and more particularly to a clock holdover circuit for generating a clock phase-synchronized with a reference clock and generating a constant frequency clock without a reference clock when necessary. Is.
【０００２】[0002]
【従来の技術】従来のこの種のクロックホールドオーバ
回路の一例を図２に示す。この回路は、制御電圧に応じ
た周波数で発振する電圧制御発振器（ＶＣＯ）９と、こ
の発振器９の出力クロックを１／Ｎ1 に分周する分周器
２と、この分周器２の出力クロックを１／Ｎ2 に分周す
る分周器３と、基準クロックを１／Ｍに分周する分周器
１と、分周器３の出力クロックと分周器１の出力クロッ
クとの位相を比較する位相比較器４と、ＶＣＯ９の出力
クロックにもとづいて動作し、位相比較器４の出力信号
の高周波成分を除去して、結果をディジタル信号で出力
するディジタル・ローパス・フィルタ（積分回路）５
と、クロック断アラーム信号が入力されないとき、フィ
ルタ５の出力信号をそのまま出力し、クロック断アラー
ム信号が入力されたとき、フィルタ５の出力信号を保持
するラッチ回路６と、このラッチ回路６の出力信号をア
ナログ信号に変換するＤ／Ａ変換器７と、Ｄ／Ａ変換器
７の出力信号を増幅し、制御電圧として電圧制御発振器
９に出力するアンプ８とを備えている。2. Description of the Related Art An example of a conventional clock holdover circuit of this type is shown in FIG. This circuit includes a voltage controlled oscillator (VCO) 9 that oscillates at a frequency according to a control voltage, a frequency divider 2 that divides an output clock of the oscillator 9 into 1 / N 1 , and an output of the frequency divider 2. Frequency divider 3 that divides the clock into 1 / N 2 , divider 1 that divides the reference clock into 1 / M, and the phase of the output clock of divider 3 and the output clock of divider 1. A low-pass filter (integrator circuit) that operates based on the output clock of the phase comparator 4 that compares the output of the VCO 9, removes high-frequency components of the output signal of the phase comparator 4, and outputs the result as a digital signal. 5
When the clock loss alarm signal is not input, the output signal of the filter 5 is output as it is, and when the clock loss alarm signal is input, the latch circuit 6 that holds the output signal of the filter 5 and the output of the latch circuit 6 A D / A converter 7 for converting a signal into an analog signal and an amplifier 8 for amplifying an output signal of the D / A converter 7 and outputting it as a control voltage to a voltage controlled oscillator 9 are provided.
【０００３】このような構成において、基準クロックの
入力障害がなく、クロック断アラーム信号が入力されな
い状態、すなわちクロック断アラーム信号がハイレベル
の状態では、ラッチ回路６はフィルタ５からの信号をそ
のままＤ／Ａ変換器７に出力する。従って、ＰＬＬ（フ
ェーズ・ロック・ループ）が形成され、分周器２からは
基準クロックに位相同期した従属クロックが出力され
る。すなわち、ＶＣＯ９の出力クロックは分周器２，３
によって１／Ｎ1 ・Ｎ2 に分周され、位相比較器４に与
えられる。一方、基準クロックは分周器１によって１／
Ｍに分周され、位相比較器４に与えられる。位相比較器
４はこれら２つの分周後のクロックの位相を比較し、結
果をフィルタ５に出力する。フィルタ５は位相比較器４
の出力信号から高周波成分を除去し、結果をディジタル
信号で出力する。ラッチ回路６はクロック断アラーム信
号が入力されていないので、フィルタの出力信号をその
ままＤ／Ａ変換器７に出力し、Ｄ／Ａ変換器７はそれを
アナログ信号に変換する。そして、アンプ８はＤ／Ａ変
換器の出力信号を増幅し、制御電圧としてＶＣＯ９に出
力する。ＶＣＯ９は与えられた制御電圧に応じてその発
振周波数を変化させる。その結果、ＶＣＯ９の発振周波
数は、位相比較器４に入力される２つのクロックの位相
が一致するように制御され、従って、分周器２からは基
準クロックに位相同期した従属クロックが出力される。In such a configuration, the latch circuit 6 outputs the signal from the filter 5 as it is in a state where there is no reference clock input failure and the clock loss alarm signal is not input, that is, when the clock loss alarm signal is at a high level. Output to the / A converter 7. Therefore, a PLL (Phase Lock Loop) is formed, and the frequency divider 2 outputs a dependent clock that is phase-locked with the reference clock. That is, the output clock of the VCO 9 is the frequency divider 2, 3
Is divided by 1 / N 1 · N 2 and given to the phase comparator 4. On the other hand, the reference clock is divided by 1 by the frequency divider 1.
The frequency is divided into M and supplied to the phase comparator 4. The phase comparator 4 compares the phases of the two divided clocks and outputs the result to the filter 5. The filter 5 is the phase comparator 4
The high frequency component is removed from the output signal of and the result is output as a digital signal. Since the clock break alarm signal is not input to the latch circuit 6, the output signal of the filter is output to the D / A converter 7 as it is, and the D / A converter 7 converts it into an analog signal. Then, the amplifier 8 amplifies the output signal of the D / A converter and outputs it as a control voltage to the VCO 9. The VCO 9 changes its oscillation frequency according to the applied control voltage. As a result, the oscillation frequency of the VCO 9 is controlled so that the phases of the two clocks input to the phase comparator 4 coincide with each other, so that the frequency divider 2 outputs a dependent clock phase-synchronized with the reference clock. .
【０００４】一方、基準クロックの入力障害が発生した
ため、ローレベルのクロック断アラーム信号が入力され
た場合には、ラッチ回路６はフィルタ５の出力信号を保
持し、保持した信号をＤ／Ａ変換器７に出力する。従っ
て、この場合にはＶＣＯ９に供給される制御電圧は固定
され、その結果、ＶＣＯ９は障害発生前の一定の周波数
で発振する。すなわち、クロック断アラーム信号が入力
された場合には、以降、従属クロックの周波数は直前の
周波数に保持される。On the other hand, when a low level clock loss alarm signal is input due to the input failure of the reference clock, the latch circuit 6 holds the output signal of the filter 5, and the held signal is D / A converted. Output to the container 7. Therefore, in this case, the control voltage supplied to the VCO 9 is fixed, and as a result, the VCO 9 oscillates at the constant frequency before the failure. That is, when the clock loss alarm signal is input, the frequency of the dependent clock is held at the immediately previous frequency thereafter.
【０００５】[0005]
【発明が解決しようとする課題】しかし、このような従
来のクロックホールドオーバ回路では、従属クロックの
周波数を一定値に保持した場合、電源電圧の変動に伴っ
てＶＣＯの制御電圧が変化し、ＶＣＯの発振周波数が変
化したり、また、温度変化によってＶＣＯの発振周波数
が変化するため、高い周波数保持精度を確保することが
困難であった。However, in such a conventional clock holdover circuit, when the frequency of the dependent clock is held at a constant value, the control voltage of the VCO changes as the power supply voltage changes, and the VCO It is difficult to secure high frequency holding accuracy because the VCO oscillation frequency changes and the VCO oscillation frequency changes due to the temperature change.
【０００６】本発明の目的は、このような問題を解決
し、周波数保持精度を向上させたクロックホールドオー
バ回路を提供することにある。An object of the present invention is to solve such a problem and to provide a clock holdover circuit with improved frequency holding accuracy.
【０００７】[0007]
【課題を解決するための手段】本発明は、制御電圧に応
じた周波数で発振する電圧制御発振手段と、この発振手
段の出力クロックと基準クロックとの位相を比較する位
相比較器と、この位相比較器の出力信号の高周波成分を
除去し、結果をディジタル信号で出力するローパスフィ
ルタと、制御信号が入力されないとき、前記フィルタの
出力信号をそのまま出力し、前記制御信号が入力された
とき、前記フィルタの出力信号を保持するラッチ回路
と、このラッチ回路の出力信号をアナログ信号に変換
し、変換結果を前記制御電圧として前記電圧制御発振手
段に出力するＤ／Ａ変換手段とを備えたクロックホール
ドオーバ回路において、基準発振器と、この発振器の出
力クロックを計数し、前記電圧制御発振手段の出力クロ
ックに同期してリセットされるカウンタと、前記制御信
号が入力されたとき、前記カウンタの計数値を取り込ん
で記憶するメモリと、前記カウンタが出力する計数値
と、前記メモリが記憶している前記計数値とを比較する
コンパレータと、このコンパレータの比較結果に応じて
カウントアップまたはカウントダウンするアップ／ダウ
ン・カウンタと、前記ラッチ回路の出力信号と、前記ア
ップ／ダウン・カウンタの計数値とを加算し、加算結果
を前記Ｄ／Ａ変換手段に出力する加算器とを備えたこと
を特徴とする。DISCLOSURE OF THE INVENTION The present invention is directed to a voltage-controlled oscillating means for oscillating at a frequency according to a control voltage, a phase comparator for comparing the phases of an output clock of the oscillating means and a reference clock, and this phase A low-pass filter that removes the high-frequency component of the output signal of the comparator and outputs the result as a digital signal, when the control signal is not input, the output signal of the filter is output as it is, and when the control signal is input, A clock hold including a latch circuit that holds the output signal of the filter, and a D / A conversion unit that converts the output signal of the latch circuit into an analog signal and outputs the conversion result as the control voltage to the voltage controlled oscillation unit. In the over circuit, the reference oscillator and the output clock of this oscillator are counted and reset in synchronization with the output clock of the voltage controlled oscillation means. And a memory that captures and stores the count value of the counter when the control signal is input, and a count value that the counter outputs and the count value that the memory stores. A comparator, an up / down counter that counts up or down according to the comparison result of the comparator, an output signal of the latch circuit, and a count value of the up / down counter are added, and the addition result is added to the D And an adder for outputting to the / A conversion means.
【０００８】[0008]
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるクロックホールドオーバ
回路の一例を示す。この回路は、制御電圧に応じた周波
数で発振する電圧制御発振器（ＶＣＯ）９と、この発振
器９のの出力クロックを１／Ｎ1 に分周する分周器２
と、この分周器２の出力クロックを１／Ｎ2 に分周する
分周器３と、基準クロックを１／Ｍに分周する分周器１
と、分周器３の出力クロックと分周器１の出力クロック
との位相を比較する位相比較器４と、基準発振器１１の
出力クロックにもとづいて動作し、位相比較器４の出力
信号の高周波成分を除去して、結果をディジタル信号で
出力するディジタル・ローパス・フィルタ（積分回路）
５と、クロック断アラーム信号が入力されないとき、フ
ィルタ５の出力信号をそのまま出力し、クロック断アラ
ーム信号が入力されたとき、フィルタ５の出力信号を保
持するラッチ回路６と、このラッチ回路６の出力信号
と、後述するアップ／ダウン・カウンタ１５の出力信号
とを加算する加算器１６と、加算器１６の出力信号をア
ナログ信号に変換するＤ／Ａ変換器７と、Ｄ／Ａ変換器
７の出力信号を増幅し、制御電圧として電圧制御発振器
９に出力するアンプ８とを備えている。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 shows an example of a clock holdover circuit according to the present invention. This circuit includes a voltage controlled oscillator (VCO) 9 which oscillates at a frequency according to a control voltage, and a frequency divider 2 which divides an output clock of the oscillator 9 into 1 / N 1.
A divider 3 for dividing the output clock of the divider 2 into 1 / N 2 and a divider 1 for dividing the reference clock into 1 / M.
And a phase comparator 4 for comparing the phases of the output clock of the frequency divider 3 and the output clock of the frequency divider 1, and operating based on the output clock of the reference oscillator 11, and the high frequency of the output signal of the phase comparator 4 Digital low-pass filter (integrator circuit) that removes components and outputs the result as a digital signal
5, a latch circuit 6 that outputs the output signal of the filter 5 as it is when the clock loss alarm signal is not input, and holds the output signal of the filter 5 when the clock loss alarm signal is input, and the latch circuit 6 An adder 16 for adding an output signal and an output signal of an up / down counter 15 described later, a D / A converter 7 for converting the output signal of the adder 16 into an analog signal, and a D / A converter 7 The amplifier 8 which amplifies the output signal of 1 and outputs it to the voltage controlled oscillator 9 as a control voltage.
【０００９】また、カウンタ１２は基準発振器１１の出
力クロックを計数し、計数結果をメモリ１３およびコン
パレータ１４に出力する。一方、分周器１０は分周器２
が出力する従属クロックを１／Ｎ3 に分周し、フリップ
フロップ（Ｆ／Ｆ）１７のデータ入力端子に出力する。
フリップフロップ１７のクロック入力端子には発振器１
１からクロックが入力されており、フリップフロップ１
７はそのクロックのタイミングで分周器１０の出力クロ
ックを取り込む。そして、アンド回路１８はフリップフ
ロップ１７の出力信号と、分周器１０の出力クロックと
の論理積をとる。従って、アンド回路１８からは、分周
器１０の出力クロックの１周期ごとに、分周器１０の出
力クロックを発振器１１のクロックで同期化したハイレ
ベルのパルスが出力される。カウンタ１２はこのパルス
が入力されたとき、計数値をリセットする。The counter 12 counts the output clock of the reference oscillator 11 and outputs the count result to the memory 13 and the comparator 14. On the other hand, the frequency divider 10 is the frequency divider 2
The subordinate clock output by is divided into 1 / N 3 and output to the data input terminal of the flip-flop (F / F) 17.
The oscillator 1 is connected to the clock input terminal of the flip-flop 17.
Clock is input from 1 and flip-flop 1
Reference numeral 7 captures the output clock of the frequency divider 10 at the timing of the clock. Then, the AND circuit 18 takes the logical product of the output signal of the flip-flop 17 and the output clock of the frequency divider 10. Therefore, the AND circuit 18 outputs a high-level pulse obtained by synchronizing the output clock of the frequency divider 10 with the clock of the oscillator 11 for each cycle of the output clock of the frequency divider 10. The counter 12 resets the count value when this pulse is input.
【００１０】アンド回路２０は、インバータ回路１９よ
り、基準クロック断アラーム信号を反転させた信号を受
け取り、その信号と、アンド回路１８の出力信号との論
理積をとる。従って、アンド回路２０からは、ローレベ
ルのアラーム信号が入力された状態で、アンド回路１８
がハイレベルのパルスが出力したとき、ハイレベルのパ
ルスが出力される。メモリ１３は、このパルスが入力さ
れたとき、カウンタ１２の計数値を取り込み、記憶す
る。The AND circuit 20 receives a signal obtained by inverting the reference clock disconnection alarm signal from the inverter circuit 19, and takes the logical product of the signal and the output signal of the AND circuit 18. Therefore, with the AND circuit 20 receiving the low-level alarm signal, the AND circuit 18
When is output a high level pulse, a high level pulse is output. When this pulse is input, the memory 13 fetches and stores the count value of the counter 12.
【００１１】一方、コンパレータ１４は、カウンタ１２
の計数値と、メモリ１３が記憶する計数値とを比較し、
アンド回路１８がハイレベルのパルスを出力したとき、
その直前の比較結果にもとづいて、信号線１４１，１４
２に所定の論理レベルの信号を出力する。具体的には、
カウンタ１２の計数値の方がメモリ１３が記憶する計数
値より小さい場合には、ハイレベルの信号を信号線１４
２に出力し、ローレベルの信号を信号線１４１に出力す
る。逆に、カウンタ１２の計数値の方がメモリ１３が記
憶する計数値より大きい場合には、ローレベルの信号を
信号線１４２に出力し、ハイレベルの信号を信号線１４
１に出力する。そして、アップ／ダウン・カウンタ１５
は、信号線１４１からハイレベルの信号が入力され、信
号線１４２からローレベルの信号が入力されたときは、
クロックが入力されるごとに計数値を１ずつ増加させ、
逆に、信号線１４１からローレベルの信号が入力され、
信号線１４２からハイレベルの信号が入力されたとき
は、クロックが入力されるごとに計数値を１ずつ減少さ
せる。その計数結果は加算器１６に出力する。また、カ
ウンタ１５は、ハイレベルのアラーム信号が入力された
とき、インバータ回路２１を通じてローレベルの信号を
リセット信号として受け取り、計数値をゼロにする。On the other hand, the comparator 14 includes a counter 12
Comparing the count value of and the count value stored in the memory 13,
When the AND circuit 18 outputs a high level pulse,
Based on the comparison result immediately before that, the signal lines 141, 14
2 outputs a signal of a predetermined logic level. In particular,
When the count value of the counter 12 is smaller than the count value stored in the memory 13, a high-level signal is sent to the signal line 14
2 and outputs a low level signal to the signal line 141. On the contrary, when the count value of the counter 12 is larger than the count value stored in the memory 13, a low level signal is output to the signal line 142 and a high level signal is output to the signal line 14.
Output to 1. And up / down counter 15
When a high level signal is input from the signal line 141 and a low level signal is input from the signal line 142,
The count value is incremented by 1 each time the clock is input,
Conversely, a low level signal is input from the signal line 141,
When a high level signal is input from the signal line 142, the count value is decremented by 1 each time a clock is input. The counting result is output to the adder 16. When the high-level alarm signal is input, the counter 15 receives the low-level signal as a reset signal through the inverter circuit 21 and sets the count value to zero.
【００１２】次に動作を説明する。基準クロックの入力
障害がなく、クロック断アラーム信号が入力されない状
態、すなわちクロック断アラーム信号がハイレベルの状
態では、ラッチ回路６はフィルタ５からの信号をそのま
ま加算器１６に出力する。またカウンタ１５はリセット
されて加算器１６の一方の入力（Ｂ入力）はゼロとなる
ので、加算器１６はラッチ回路６からの入力（Ａ入力）
をそのまま出力する。従って、ＰＬＬ（フェーズ・ロッ
ク・ループ）が形成され、分周器２からは基準クロック
に位相同期した従属クロックが出力される。すなわち、
ＶＣＯ９の出力クロックは分周器２，３によって１／Ｎ
1 ・Ｎ2 に分周され、位相比較器４に与えられる。一
方、基準クロックは分周器１によって１／Ｍに分周さ
れ、位相比較器４に与えられる。位相比較器４はこれら
２つの分周後のクロックの位相を比較し、結果をフィル
タ５に出力する。フィルタ５は位相比較器４の出力信号
から高周波成分を除去し、結果をディジタル信号で出力
する。ラッチ回路６はクロック断アラーム信号がハイレ
ベルであるため、フィルタの出力信号をそのまま出力
し、加算器１６もその信号をそのままＤ／Ａ変換器７に
出力する。Ｄ／Ａ変換器７は加算器１６の出力信号をア
ナログ信号に変換する。そして、アンプ８はＤ／Ａ変換
器の出力信号を増幅し、制御電圧としてＶＣＯ９に出力
する。ＶＣＯ９は与えられた制御電圧に応じてその発振
周波数を変化させる。その結果、ＶＣＯ９の発振周波数
は、位相比較器４に入力される２つのクロックの位相が
一致するように制御され、従って、分周器２からは基準
クロックに位相同期した従属クロックが出力される。Next, the operation will be described. The latch circuit 6 outputs the signal from the filter 5 to the adder 16 as it is in a state where there is no input failure of the reference clock and the clock loss alarm signal is not input, that is, in the state where the clock loss alarm signal is at a high level. Further, since the counter 15 is reset and one input (B input) of the adder 16 becomes zero, the adder 16 inputs from the latch circuit 6 (A input).
Is output as is. Therefore, a PLL (Phase Lock Loop) is formed, and the frequency divider 2 outputs a dependent clock that is phase-locked with the reference clock. That is,
The output clock of the VCO 9 is 1 / N by the frequency dividers 2 and 3.
It is divided into 1 · N 2 and given to the phase comparator 4. On the other hand, the reference clock is divided into 1 / M by the frequency divider 1 and given to the phase comparator 4. The phase comparator 4 compares the phases of the two divided clocks and outputs the result to the filter 5. The filter 5 removes high frequency components from the output signal of the phase comparator 4 and outputs the result as a digital signal. The latch circuit 6 outputs the output signal of the filter as it is because the clock loss alarm signal is high level, and the adder 16 also outputs the signal as it is to the D / A converter 7. The D / A converter 7 converts the output signal of the adder 16 into an analog signal. Then, the amplifier 8 amplifies the output signal of the D / A converter and outputs it as a control voltage to the VCO 9. The VCO 9 changes its oscillation frequency according to the applied control voltage. As a result, the oscillation frequency of the VCO 9 is controlled so that the phases of the two clocks input to the phase comparator 4 coincide with each other, so that the frequency divider 2 outputs a dependent clock phase-synchronized with the reference clock. ..
【００１３】一方、基準クロックの入力障害が発生した
ため、ローレベルのクロック断アラーム信号が入力され
た場合には、ラッチ回路６はフィルタ５の出力信号を保
持し、保持した信号を加算器１６に出力する。また、イ
ンバータ回路２１が出力するリセット信号はハイレベル
となるので、カウンタ１５はリセットが解除され、クロ
ックの計数結果を加算器１６に出力する。従って、この
場合には、ラッチ回路６が保持する信号に、カウンタ１
５からの計数値を加算した信号によってＶＣＯ９の発振
周波数が決定される。On the other hand, when a low level clock loss alarm signal is input due to the input failure of the reference clock, the latch circuit 6 holds the output signal of the filter 5, and the held signal is added to the adder 16. Output. Further, since the reset signal output from the inverter circuit 21 becomes high level, the reset of the counter 15 is released and the count result of the clock is output to the adder 16. Therefore, in this case, the counter 1 is added to the signal held by the latch circuit 6.
The oscillation frequency of the VCO 9 is determined by the signal obtained by adding the count values from 5.
【００１４】このとき、カウンタ１２は、アンド回路１
８がハイレベルのパルスを出力するごとにリセットさ
れ、ゼロから基準発振器１１の出力クロックの計数を行
っている。この計数値は、従属クロックを１／Ｎ3 に分
周したクロックの１周期の間に基準発振器１１の出力ク
ロックが何個含まれるかを表しており、従って、従属ク
ロックの周期を表す数となっている。そして、インバー
タ回路１９はハイレベルの信号を出力するので、メモリ
１３は、アンド回路２０がハイレベルのパルスを出力し
たとき、ハイレベルのパルスを受け取り、そのときカウ
ンタ１２が出力している計数値を取り込んで記憶する。
従って、ローレベルの基準クロック断アラーム信号が入
力されると、そのときの従属クロックの周期を表す数が
メモリ１３に記憶されることになる。At this time, the counter 12 has the AND circuit 1
8 is reset every time a high level pulse is output, and the output clock of the reference oscillator 11 is counted from zero. This count value represents how many output clocks of the reference oscillator 11 are included in one cycle of the clock obtained by dividing the dependent clock by 1 / N 3 , and therefore, is a number representing the cycle of the dependent clock. Is becoming Since the inverter circuit 19 outputs a high-level signal, the memory 13 receives the high-level pulse when the AND circuit 20 outputs the high-level pulse, and the count value output by the counter 12 at that time. Capture and memorize.
Therefore, when the low-level reference clock loss alarm signal is input, the number indicating the cycle of the dependent clock at that time is stored in the memory 13.
【００１５】一方、コンパレータ１４は、カウンタ１２
の計数値と、メモリ１３が記憶する計数値とを比較し、
アンド回路１８がハイレベルのパルスを出力したとき、
その直前の比較結果にもとづいて、信号線１４１，１４
２に所定の論理レベルの信号を出力する。例えば、カウ
ンタ１２の計数値の方がメモリ１３が記憶する計数値よ
り小さい場合には、ハイレベルの信号を信号線１４２に
出力し、ローレベルの信号を信号線１４１に出力する。
逆に、カウンタ１２の計数値の方がメモリ１３が記憶す
る計数値より大きい場合には、ローレベルの信号を信号
線１４２に出力し、ハイレベルの信号を信号線１４１に
出力する。そして、アップ／ダウン・カウンタ１５は、
信号線１４１からハイレベルの信号が入力され、信号線
１４２からローレベルの信号が入力されたときは、クロ
ックが入力されるごとに計数値を１ずつ増加させ、逆
に、信号線１４１からローレベルの信号が入力され、信
号線１４２からハイレベルの信号が入力されたときは、
クロックが入力されるごとに計数値を１ずつ減少させ
る。そして、加算器１６はその計数結果とラッチ回路６
の出力信号とを加算し、Ｄ／Ａ変換器７に出力する。On the other hand, the comparator 14 includes a counter 12
Comparing the count value of and the count value stored in the memory 13,
When the AND circuit 18 outputs a high level pulse,
Based on the comparison result immediately before that, the signal lines 141, 14
2 outputs a signal of a predetermined logic level. For example, when the count value of the counter 12 is smaller than the count value stored in the memory 13, a high level signal is output to the signal line 142 and a low level signal is output to the signal line 141.
Conversely, when the count value of the counter 12 is larger than the count value stored in the memory 13, the low level signal is output to the signal line 142 and the high level signal is output to the signal line 141. And the up / down counter 15
When a high-level signal is input from the signal line 141 and a low-level signal is input from the signal line 142, the count value is incremented by 1 each time a clock is input, and conversely, a low-level signal is input from the signal line 141. When a level signal is input and a high level signal is input from the signal line 142,
The count value is decremented by 1 each time the clock is input. Then, the adder 16 outputs the counting result and the latch circuit 6
The output signal is added and output to the D / A converter 7.
【００１６】従って、ＶＣＯ９の発振周波数が変動し、
例えば周波数が低くなって従属クロックの周期が長くな
った場合には、カウンタ１２の計数値は大きくなり、従
ってコンパレータ１４は、ローレベルの信号を信号線１
４２に出力し、ハイレベルの信号を信号線１４１に出力
する。その結果、カウンタ１５は計数値を増加させるの
で、加算器１６の出力値は大きくなり、ＶＣＯ９はその
発振周波数を高める。Therefore, the oscillation frequency of the VCO 9 fluctuates,
For example, when the frequency becomes low and the period of the dependent clock becomes long, the count value of the counter 12 becomes large, so that the comparator 14 outputs a low level signal to the signal line 1
42, and outputs a high level signal to the signal line 141. As a result, the counter 15 increases the count value, so that the output value of the adder 16 increases and the VCO 9 increases its oscillation frequency.
【００１７】逆に、ＶＣＯ９の発振周波数が高くなって
従属クロックの周期が短くなった場合には、カウンタ１
２の計数値は小さくなり、従ってコンパレータ１４は、
ハイレベルの信号を信号線１４２に出力し、ローレベル
の信号を信号線１４１に出力する。その結果、カウンタ
１５は計数値を減少させるので、加算器１６の出力値は
小さくなり、ＶＣＯ９はその発振周波数を低下させる。On the contrary, when the oscillation frequency of the VCO 9 becomes high and the cycle of the dependent clock becomes short, the counter 1
The count value of 2 becomes small, so that the comparator 14
A high level signal is output to the signal line 142 and a low level signal is output to the signal line 141. As a result, the counter 15 decreases the count value, the output value of the adder 16 decreases, and the VCO 9 decreases the oscillation frequency thereof.
【００１８】すなわち、本実施例のクロックホールドオ
ーバ回路では、基準クロックの入力障害が発生して、Ｖ
ＣＯ９の発振周波数を固定した場合には、そのときの発
振周波数を表すカウンタ１２の計数値がメモリ１３に記
憶され、以降、メモリ１３が記憶した計数値とカウンタ
１２の計数値とによってＶＣＯ９の発振周波数が監視さ
れ、監視結果にもとづいて発振周波数が制御される。従
って、電源電圧や温度が変動してもＶＣＯの発振周波数
は常に一定に保たれる。That is, in the clock holdover circuit of this embodiment, an input fault of the reference clock occurs and V
When the oscillation frequency of the CO 9 is fixed, the count value of the counter 12 representing the oscillation frequency at that time is stored in the memory 13, and thereafter, the oscillation of the VCO 9 is determined by the count value stored in the memory 13 and the count value of the counter 12. The frequency is monitored, and the oscillation frequency is controlled based on the monitoring result. Therefore, the oscillation frequency of the VCO is always kept constant even if the power supply voltage or the temperature fluctuates.
【００１９】[0019]
【発明の効果】以上説明したように本発明は、制御電圧
に応じた周波数で発振する電圧制御発振手段と、この発
振手段の出力クロックと基準クロックとの位相を比較す
る位相比較器と、この位相比較器の出力信号の高周波成
分を除去し、結果をディジタル信号で出力するローパス
フィルタと、制御信号が入力されないとき、フィルタの
出力信号をそのまま出力し、制御信号が入力されたと
き、フィルタの出力信号を保持するラッチ回路と、この
ラッチ回路の出力信号をアナログ信号に変換し、変換結
果を制御電圧として電圧制御発振手段に出力するＤ／Ａ
変換手段とを備えたクロックホールドオーバ回路におい
て、基準発振器と、この発振器の出力クロックを計数
し、電圧制御発振手段の出力クロックに同期してリセッ
トされるカウンタと、制御信号が入力されたとき、カウ
ンタの計数値を取り込んで記憶するメモリと、カウンタ
が出力する計数値と、メモリが記憶している計数値とを
比較するコンパレータと、このコンパレータの比較結果
に応じてカウントアップまたはカウントダウンするアッ
プ／ダウン・カウンタと、ラッチ回路の出力信号と、ア
ップ／ダウン・カウンタの計数値とを加算し、加算結果
をＤ／Ａ変換手段に出力する加算器とを備えたことを特
徴とする。As described above, according to the present invention, the voltage controlled oscillating means for oscillating at the frequency according to the control voltage, the phase comparator for comparing the phases of the output clock of the oscillating means and the reference clock, A low-pass filter that removes the high-frequency component of the output signal of the phase comparator and outputs the result as a digital signal.When the control signal is not input, the output signal of the filter is output as it is, and when the control signal is input, the filter output A latch circuit for holding an output signal and a D / A for converting the output signal of the latch circuit into an analog signal and outputting the conversion result as a control voltage to the voltage controlled oscillator.
In a clock holdover circuit including a conversion means, a reference oscillator, a counter that counts the output clock of this oscillator and is reset in synchronization with the output clock of the voltage controlled oscillation means, and when a control signal is input, A memory that captures and stores the count value of the counter, a comparator that compares the count value output by the counter with the count value that is stored in the memory, and an up / down counter that counts up or down according to the comparison result of this comparator. A down counter, an output signal of the latch circuit, and a count value of the up / down counter are added, and an adder for outputting the addition result to the D / A conversion means is provided.
【００２０】従って、本発明のクロックホールドオーバ
回路では、基準クロックの入力障害が発生して、電圧制
御発振器の発振周波数を固定した場合には、そのときの
発振周波数を表すカウンタの計数値がメモリに記憶さ
れ、以降、メモリが記憶した計数値とカウンタの計数値
とによって電圧制御発振器の発振周波数が監視され、監
視結果にもとづいて発振周波数が制御される。従って、
電源電圧や温度が変動しても電圧制御発振器の発振周波
数は常に一定に保たれる。Therefore, in the clock holdover circuit of the present invention, when the reference clock input failure occurs and the oscillation frequency of the voltage controlled oscillator is fixed, the count value of the counter indicating the oscillation frequency at that time is stored in the memory. After that, the oscillation frequency of the voltage controlled oscillator is monitored by the count value stored in the memory and the count value of the counter, and the oscillation frequency is controlled based on the monitoring result. Therefore,
The oscillation frequency of the voltage controlled oscillator is always kept constant even if the power supply voltage or the temperature fluctuates.
【図１】本発明のクロックホールドオーバ回路の一例を
示すブロック図である。FIG. 1 is a block diagram showing an example of a clock holdover circuit of the present invention.
【図２】従来のクロックホールドオーバ回路の一例を示
すブロック図である。FIG. 2 is a block diagram showing an example of a conventional clock holdover circuit.
１，２，３，１０ 分周器 ４ 位相比較器 ５ ディジタル・ローパス・フィルタ ６ ラッチ回路 ７ Ｄ／Ａ変換器 ８ アンプ ９ 電圧制御発振器（ＶＣＯ） １１ 基準発振器 １２ カウンタ １３ メモリ １４ コンパレータ １５ アップ／ダウン・カウンタ １６ 加算器 １７ フリップフロップ １８，２０ アンド回路 １９，２１ インバータ回路 1, 2, 3, 10 Frequency divider 4 Phase comparator 5 Digital low-pass filter 6 Latch circuit 7 D / A converter 8 Amplifier 9 Voltage controlled oscillator (VCO) 11 Reference oscillator 12 Counter 13 Memory 14 Comparator 15 Up / Down counter 16 Adder 17 Flip-flop 18,20 AND circuit 19,21 Inverter circuit
Claims (1)
御発振手段と、この発振手段の出力クロックと基準クロ
ックとの位相を比較する位相比較器と、この位相比較器
の出力信号の高周波成分を除去し、結果をディジタル信
号で出力するローパスフィルタと、制御信号が入力され
ないとき、前記フィルタの出力信号をそのまま出力し、
前記制御信号が入力されたとき、前記フィルタの出力信
号を保持するラッチ回路と、このラッチ回路の出力信号
をアナログ信号に変換し、変換結果を前記制御電圧とし
て前記電圧制御発振手段に出力するＤ／Ａ変換手段とを
備えたクロックホールドオーバ回路において、 基準発振器と、 この発振器の出力クロックを計数し、前記電圧制御発振
手段の出力クロックに同期してリセットされるカウンタ
と、 前記制御信号が入力されたとき、前記カウンタの計数値
を取り込んで記憶するメモリと、 前記カウンタが出力する計数値と、前記メモリが記憶し
ている前記計数値とを比較するコンパレータと、 このコンパレータの比較結果に応じてカウントアップま
たはカウントダウンするアップ／ダウン・カウンタと、 前記ラッチ回路の出力信号と、前記アップ／ダウン・カ
ウンタの計数値とを加算し、加算結果を前記Ｄ／Ａ変換
手段に出力する加算器とを備えたことを特徴とするクロ
ックホールドオーバー回路。1. A voltage controlled oscillating means for oscillating at a frequency according to a control voltage, a phase comparator for comparing the phases of an output clock of the oscillating means and a reference clock, and a high frequency component of an output signal of the phase comparator. , And a low-pass filter that outputs the result as a digital signal, and when the control signal is not input, output the output signal of the filter as it is,
When the control signal is input, a latch circuit that holds the output signal of the filter and an output signal of the latch circuit are converted into an analog signal, and the conversion result is output to the voltage controlled oscillator as the control voltage. In a clock holdover circuit including an A / A conversion means, a reference oscillator, a counter that counts the output clock of the oscillator and is reset in synchronization with the output clock of the voltage controlled oscillation means, and the control signal is input. When the counter is loaded, a memory that captures and stores the count value of the counter, a comparator that compares the count value output by the counter with the count value stored by the memory, and a comparator that responds to the comparison result of the comparator An up / down counter that counts up or down by an output signal of the latch circuit, Serial-up / adds the count value of the down counter, clock holdover circuit the addition result, characterized in that an adder output to the D / A converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042938A JP2808967B2 (en) | 1992-02-28 | 1992-02-28 | Clock holdover circuit |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243980A true JPH05243980A (en) | 1993-09-21 |
| JP2808967B2 JP2808967B2 (en) | 1998-10-08 |
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| JP4042938A Expired - Fee Related JP2808967B2 (en) | 1992-02-28 | 1992-02-28 | Clock holdover circuit |
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|---|---|
| JP (1) | JP2808967B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056135A (en) * | 1997-12-29 | 1999-07-15 | 윤종용 | Holdover Control Circuit in Digital Phase Synchronizer |
| US6384650B1 (en) | 1999-04-30 | 2002-05-07 | Nec Corporation | Digital phase locked loop circuit |
| JP2010273299A (en) * | 2009-05-25 | 2010-12-02 | Furuno Electric Co Ltd | Reference frequency-generating apparatus |
| JP2011182190A (en) * | 2010-03-01 | 2011-09-15 | Fujitsu Ltd | Light receiving device and clock generation method |
-
1992
- 1992-02-28 JP JP4042938A patent/JP2808967B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| KR19990056135A (en) * | 1997-12-29 | 1999-07-15 | 윤종용 | Holdover Control Circuit in Digital Phase Synchronizer |
| US6384650B1 (en) | 1999-04-30 | 2002-05-07 | Nec Corporation | Digital phase locked loop circuit |
| JP2010273299A (en) * | 2009-05-25 | 2010-12-02 | Furuno Electric Co Ltd | Reference frequency-generating apparatus |
| JP2011182190A (en) * | 2010-03-01 | 2011-09-15 | Fujitsu Ltd | Light receiving device and clock generation method |
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| Publication number | Publication date |
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| JP2808967B2 (en) | 1998-10-08 |
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