JPS62247622A - Phase locked loop circuit - Google Patents
Phase locked loop circuitInfo
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- JPS62247622A JPS62247622A JP61090570A JP9057086A JPS62247622A JP S62247622 A JPS62247622 A JP S62247622A JP 61090570 A JP61090570 A JP 61090570A JP 9057086 A JP9057086 A JP 9057086A JP S62247622 A JPS62247622 A JP S62247622A
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はディジタル信号を扱う機器、例えば磁気的又は
光学的記録再生装置等において使用される外部からの信
号に装置のローカルタロツクを同期させるための位相同
期回路に関するものである。Detailed Description of the Invention (a) Field of Industrial Application The present invention is used in equipment that handles digital signals, such as magnetic or optical recording/reproducing equipment, and is used to synchronize the local clock of the equipment with an external signal. This relates to a phase-locked circuit for
（０） 従来の技術
一般のディジタルデータ伝送において伝達データ中にク
ロマク成分を含ませた場合、再生検出系では伝送されて
きたデータ中からクロック成分を抽出することが必要と
なる。(0) Prior Art When a chromatic component is included in transmitted data in general digital data transmission, it is necessary for a reproduction detection system to extract a clock component from the transmitted data.
この機能を持つものとして位相同期回路（ＰＬＬ回路）
がめる。この位相同期回路は従来アナログ回路技術を用
いて構成されていたがディジタル信号処理技術の発達に
伴ない、以ドの理由により位相同期回路をすべてディジ
タル化したディジタル位相同期回路が提案されている。A phase-locked circuit (PLL circuit) has this function.
I'm worried. This phase-locked circuit has conventionally been constructed using analog circuit technology, but with the development of digital signal processing technology, a digital phase-locked circuit in which the phase-locked circuit is completely digitalized has been proposed for the following reasons.
■位相間期系の帯域幅、中心周波数を容易に可変できる
。■The bandwidth and center frequency of the interphase system can be easily varied.
■電圧制御発振器、ローパスフィルターを用いないので
、温度や電源電圧の変動に対するループ依存性が軽減で
きる。■Since a voltage-controlled oscillator and low-pass filter are not used, loop dependence on temperature and power supply voltage fluctuations can be reduced.
従来、この全ディジタル位相同期回路としては第３図に
示す方式が報告されている。（電子通信学会論文誌７３
／１２ＶＯＩ ５６−Ａ＆１２二値量子化全ディジタル
位相同期系）
この方式は、入力信号と出力クロックパルスの位相差が
２値斂子化され、それをディジタル的に積分した結果に
より出力クロックパルス周波数の罐散的な制御を行なう
もので、回路は第３図に示すように入力信号源（１）と
、発振回路（２）と、時間軸制御回路（３）と、位相比
較回路（４）と出力端子（５）とで構成されている。位
相比較回路（４）は２値位相比較器（６）と、可逆カウ
ンタ（７）と判定回路（８１（９）とを備えており、比
較器（６）には入力信号と出力クロックパルスとが入力
され、入力信号より出力クロックパルスが先に立ち上が
れば進み信号ａ１、遅れて立ち上がれば遅れ信号ｂ１が
可逆カウンタ（７）に出力される。この可逆カウンタ（
７）は入力される信号が進み信号ａ１ならば１加算され
、又遅れ信号ならば１減算される。このカウンタは初期
値Ｎにセットしておき、カウント値が２Ｎにカウントア
ツプされると判定回路（８）が正制御信御ａ２を、カウ
ント値がゼロにカウントダウンされると判定回路（９）
が負制御信号ｂ２を時間軸制御回路（３）に出力する。Conventionally, a system shown in FIG. 3 has been reported as this all-digital phase synchronization circuit. (Journal of the Institute of Electronics and Communication Engineers 73
/12 VOI 56-A & 12 binary quantization all-digital phase synchronization system) In this method, the phase difference between the input signal and the output clock pulse is converted into a binary phase difference, and the output clock pulse frequency is determined by digitally integrating the phase difference. The circuit performs dispersive control, and as shown in Figure 3, the circuit consists of an input signal source (1), an oscillation circuit (2), a time axis control circuit (3), and a phase comparator circuit (4). It consists of an output terminal (5). The phase comparator circuit (4) includes a binary phase comparator (6), a reversible counter (7), and a determination circuit (81 (9)). is input, and if the output clock pulse rises earlier than the input signal, an advance signal a1 is output, and if it rises later than the input signal, a delay signal b1 is output to the reversible counter (7).This reversible counter (
7) is incremented by 1 if the input signal is a leading signal a1, and subtracted by 1 if it is a delayed signal. This counter is set to an initial value N, and when the count value is counted up to 2N, the judgment circuit (8) sends the positive control signal a2, and when the count value is counted down to zero, the judgment circuit (9) sends the positive control signal a2.
outputs the negative control signal b2 to the time axis control circuit (3).
そして、この制御回路（３）は正制御信号ａ２を受けて
発振回路（２）からの発振信号から１パルス除去し、一
方負制御信号ｂ２を受けて発振回路（２）からの発振信
号に１パルス付加する。何れの場合もこの付加又は除去
の制御が終った後、カウンタ（７）をリセット信号α■
で再び初期値Ｎにリセットする。The control circuit (3) receives the positive control signal a2 and removes one pulse from the oscillation signal from the oscillation circuit (2), and receives the negative control signal b2 and removes one pulse from the oscillation signal from the oscillation circuit (2). Add pulse. In either case, after this addition or removal control is completed, the counter (7) is reset by the reset signal α■
to reset to the initial value N again.
尚、制御回路は２Ｍ分周回路（１１）を含み、この分周
回路出力を出力クロックパルスとして出力端子（５１に
付与すると共に比較器（６）に付与される。The control circuit includes a 2M frequency dividing circuit (11), and the output of this frequency dividing circuit is applied as an output clock pulse to the output terminal (51) and to the comparator (6).
以上の閉ループ制御により出力クロックパルスは入力信
号の立ち上りに同期する。Through the above closed loop control, the output clock pulse is synchronized with the rising edge of the input signal.
（ハ）発明が解決しようとする問題点
上記構成の全ディジタル位相同期回路においては、位相
比較器として２値量子化位相比較器を用いて構成されて
いるため、位相比較情報は入出力間の位相の進み又は遅
れの２値情報であり、位相差の大小によって位相制御を
することが出来ない。(c) Problems to be solved by the invention In the all-digital phase-locked circuit having the above configuration, a binary quantization phase comparator is used as the phase comparator, so phase comparison information is transmitted between input and output. This is binary information indicating phase lead or lag, and phase control cannot be performed depending on the magnitude of the phase difference.
そのためアナログによる位相同期回路に用いられる位相
比較器の様な位相差に比例した位相比較出力によって制
御した場合に比較すると位相同期状態に達するのに必要
な時間が大きくなると考えられる。Therefore, it is considered that the time required to reach the phase synchronization state is longer than when control is performed using a phase comparison output proportional to the phase difference, such as a phase comparator used in an analog phase synchronization circuit.
本発明は以上の欠点に鑑みなされたものであり、入出力
の位相差に比例した位相比較結果によって制御される全
ディジタル位相同期回路を提供しようとするものである
。The present invention has been made in view of the above drawbacks, and it is an object of the present invention to provide an all-digital phase synchronization circuit that is controlled by a phase comparison result proportional to the phase difference between input and output.
！、
に）問題を解決するための手段
＾
本発明は入出力間の位相差に比例した制御を行なうため
従来のアナログ位相同期系の位相比較器に用いられるの
と同様な位相差に比例した長さのパルス列を発生させ、
次にこのパルスの長さ、すなわち位相差の量を高い周波
数のクロックにより計数することによって量子化し、こ
の量子化された位相差社によって出力クロックの位相を
制御する全ディジタル位相同期回路を提供するものであ
る。! In order to perform control proportional to the phase difference between input and output, the present invention uses a length proportional to the phase difference similar to that used in the phase comparator of the conventional analog phase synchronization system. generates a pulse train of
Next, the length of this pulse, that is, the amount of phase difference, is quantized by counting with a high frequency clock, and the quantized phase difference is used to provide an all-digital phase synchronized circuit that controls the phase of the output clock. It is something.
（ホ）作用
本発明は以上の様に構成され、位相比較によって出力さ
れる位相差情報を高い周波数のクロックによって量子化
し、その位相差情報によって出力クロックの位相を制御
することにより、位相差が大きい時には位相制御が頻繁
に行なわれるとともに、位相差が小さくなった時には位
相制御の間隔を大きくするように作用させることが出来
る。(e) Effect The present invention is configured as described above, and the phase difference information outputted by phase comparison is quantized using a high frequency clock, and the phase difference information is controlled by controlling the phase of the output clock. When the phase difference is large, phase control is performed frequently, and when the phase difference is small, the phase control interval can be increased.
（へ）実施例 第１図は本発明回路の一実施例のブロック図である。(f) Example FIG. 1 is a block diagram of an embodiment of the circuit of the present invention.
同図において（１）は入力信号源、（２）は発振回路、
（３）は分周回路を含む時間軸制御回路、（４）は位相
比較回路、（５）は出力端子である。In the figure, (1) is an input signal source, (2) is an oscillation circuit,
(3) is a time axis control circuit including a frequency dividing circuit, (4) is a phase comparison circuit, and (5) is an output terminal.
入力信号源（１）は例えば平均周波数／Ｈｚの方形波を
入力信号として位相比較回路（４に付与する。発振回路
＋２１は２ＭＸ７Ｈ１の方形波を時間軸制御回路（３）
に付与する。この発振信号は時間軸制御回路（３）に含
まれる２Ｍ分周回路（１１）で分周されて出力端子（５
）和出力クロツクを出力する。The input signal source (1) is, for example, a square wave with an average frequency/Hz as an input signal and is applied to the phase comparator circuit (4).
be granted to This oscillation signal is frequency-divided by a 2M frequency divider circuit (11) included in the time axis control circuit (3) and output terminal (5
) Outputs the sum output clock.
時間軸制御回路（３）は時間軸制御信号ａ２．ｂ２によ
り発振器、＠ （２１の出力パルス列に対し、パルスの
付加、除去をすることにより、出力クロックパルスの周
期を制御する。The time axis control circuit (3) receives the time axis control signal a2. b2 controls the period of the output clock pulse by adding or removing pulses to the output pulse train of the oscillator @ (21).
位相比較回路（４）は入力信号源（１）からの入力信号
と時間軸制御回路（３）からの出力クロックパルスとを
２人力とし、この２人力の位相差に比例したパルス幅を
発生させるための位相比較器としてＥＸＯＲゲート（１
２）に入力する。ＥＸＯＲゲート（１２）の出力である
位相差に比例したパルスの幅を位相＝ｍｍ子方カウンタ
１３１（ｒ、発振器（２１の高い周波数のクロックを用
いて計数する。The phase comparator circuit (4) uses the input signal from the input signal source (1) and the output clock pulse from the time axis control circuit (3) as two human forces, and generates a pulse width proportional to the phase difference between these two human forces. EXOR gate (1
2) Enter. The width of the pulse proportional to the phase difference which is the output of the EXOR gate (12) is counted using a high frequency clock of phase=mm child counter 131 (r) and oscillator (21).
次に位相差砒子化カウンタαＪの出力である量子化位相
差から、制御の中心となる童子化位相を減算器０勺によ
り減算し、その結果、中心となる虚子化位相に対する進
み位相謎１１％又は遅れ位相計６１を出力する。Next, from the quantized phase difference which is the output of the phase difference arsification counter αJ, the doji-ized phase, which is the center of control, is subtracted by the subtractor 0, and as a result, the leading phase riddle 11 for the center imaginary phase is subtracted. % or delay phase meter 61 is output.
累積演算器■）は減算器０句の出力である進み位相−ａ
１（負の遣〕及び遅れ位相Ｍｋｂ１（正の盪）を累積加
算する。そしてこの累積演算器□□□の内容を判定回路
（８） 、 ｉ９１がウォッチしていて、判定回路（８
）は累積演算器（１５）の内容が２Ｎ以上になったら進
み制御信号ａ２を出力し、又判定回路（９）は累積演算
器間の内容がＯ以ドになった時遅れ制御信号ｂ２を出力
するとともに累積演算＃ （１５１の内容をリセット信
号α０）で初期値Ｎにリセットする。Accumulator ■) is the output of the subtractor 0 clause, leading phase -a
1 (negative value) and delayed phase Mkb1 (positive value) are cumulatively added.The content of this cumulative calculator is watched by the determination circuit (8) and i91, and the determination circuit (8)
) outputs the advance control signal a2 when the content of the accumulator (15) becomes 2N or more, and the judgment circuit (9) outputs the delay control signal b2 when the content between the accumulators becomes O or less. At the same time as output, the contents of 151 are reset to the initial value N using the reset signal α0.
判定回路（８） 、 （９１の出力である進み制ａＨ＝
’号ａ２及び遅れ制御信号ｂ２は時間割制御回路（３）
に付与され、その信号により時間軸制御（例えは発振回
路（２）の出力パルスに、進み制御１１１１８号ａ２が
アクティブの時には１パルス寸加、又遅れ制御信号ｂ２
がアクティブの時には１パルス除去した後２Ｍ分周〕す
ることにより、入力信号と出力クロックを位相同期させ
ることが出来る。The advance control aH which is the output of the judgment circuit (8), (91)
'No. a2 and delay control signal b2 are timetable control circuit (3)
The signal is applied to the time axis control (for example, to the output pulse of the oscillation circuit (2), when advance control No. 11118 a2 is active, one pulse is added, and the delay control signal b2
is active, the input signal and the output clock can be synchronized in phase by removing one pulse and then dividing the frequency by 2M].
第２図は本発明の動作の一例を示している。これはＭ＝
Ｂ、Ｎ＝４の場合における過渡状態から位相同期状態に
移る課程を示しでいる。FIG. 2 shows an example of the operation of the present invention. This is M=
B shows the process of transition from a transient state to a phase-locked state in the case of N=4.
入出力の位相差に比例した幅のパルスがＥＸＯＲゲート
ロから出力され、このパルスを出力クロックの１６倍の
クロックパルスによって量子化された位相差が出力され
る。この時、ＥＸＯＲゲートの位相差特性はＯ〜πの位
相で直線的に変化するので制御の中心位相は−となり、
これを量子方位相で示すと４となる。したがって減算器
α４により位相差量子化カウンタαｅの出力から４を減
算し、この中心位相からの進み又は遅れによって時間軸
上の制御をすればよい。A pulse with a width proportional to the input/output phase difference is output from the EXOR gater, and a phase difference obtained by quantizing this pulse with a clock pulse 16 times the output clock is output. At this time, the phase difference characteristic of the EXOR gate changes linearly in the phase from O to π, so the center phase of the control is -,
If this is expressed in terms of quantum phase, it becomes 4. Therefore, it is sufficient to subtract 4 from the output of the phase difference quantization counter αe using the subtractor α4, and perform control on the time axis based on the lead or lag from the center phase.
又累積演算器−では初期値が４にセットされており、上
記の中心位相からの位相の偏差量を順次累積し、その結
果が８になった時には出力クロックを周期を短かくする
ように制御される。逆に０に１工った時には出力クロッ
クの周期を長くする様に制御される。In addition, the initial value of the accumulator is set to 4, and the amount of phase deviation from the above-mentioned center phase is sequentially accumulated, and when the result becomes 8, the output clock is controlled to shorten the period. be done. On the other hand, when it is increased by 1 to 0, the output clock cycle is controlled to be longer.
したがって、第２図の例では位相差量が大きい場合には
時間軸の制御の間隔が密（第２図では出力クロックで約
１周期の間に制御が１回行なわれでいる）となり、一方
位相差量が小さい場合には疎（第２図では出力クロック
で約２周期の間に制御が１回行なわれている）となり、
やがて位相同期状態に入る。Therefore, in the example of Fig. 2, when the amount of phase difference is large, the time axis control intervals are close (in Fig. 2, control is performed once during about one cycle of the output clock), and When the amount of phase difference is small, it becomes sparse (in Figure 2, control is performed once during about two periods of the output clock),
Eventually it will enter a phase synchronized state.
（ト）発明の効果
本発明は上記の如く構成されているので、入出力の位相
差が大きい時には時間軸制御が頻繁に行なわれ、一方、
位相差の小さい時には時間軸制御が疎となり、その結果
、位相同期引き込み速度を高速化するとともに同期引き
込み範囲を広くすることが出来る。(g) Effects of the Invention Since the present invention is configured as described above, time axis control is frequently performed when the phase difference between input and output is large;
When the phase difference is small, the time axis control becomes sparse, and as a result, the phase synchronization pull-in speed can be increased and the synchronization pull-in range can be widened.
したがって、本回路を採用する伝送系の信頼性を向上さ
せることが出来る。Therefore, the reliability of a transmission system employing this circuit can be improved.
第１図は本発明回路の一美施例の回路構成図、第２図は
同回路の動作例のタイムチャート図、第３図は従来の位
相同期回路図である。
（１）・・・入力信号源、（２）・・・発振回路、（３
）・・・時間軸制御回路、（４）・・・位相比較回路、
（５）・・・出力端子、（８）（９１・・・判定回路、
αυ・・・分周回路、（口・・・ＥＸＯＲゲート、αＪ
・・・位相差量子化カウンタ、０句・・・減算器、α訃
・・累積演算器。FIG. 1 is a circuit configuration diagram of a Kazumi embodiment of the circuit of the present invention, FIG. 2 is a time chart diagram of an example of the operation of the circuit, and FIG. 3 is a diagram of a conventional phase synchronization circuit. (1)...Input signal source, (2)...Oscillation circuit, (3
)...Time axis control circuit, (4)...Phase comparison circuit,
(5)... Output terminal, (8) (91... Judgment circuit,
αυ...Frequency divider circuit, (mouth...EXOR gate, αJ
...Phase difference quantization counter, 0 phrase...Subtractor, α...Accumulator.
Claims (1)
振回路と、該発振回路からの発振信号と制御信号を入力
して該発振信号の時間軸を該制御信号により制御し出力
クロックパルスを出力する時間軸制御回路と、前記入力
信号源からの入力信号と前記出力クロックパルスとを位
相比較して前記制御信号を形成する位相比較回路と、前
記出力クロックパルスを出力する出力端子を備え、前記
入力信号に同期した出力クロックパルスを再生する位相
同期回路において、入力信号と出力クロックパルスの位
相差に比例した幅のパルスを発生させ、このパルス幅を
高い周波数のクロックによつて計数することによつて量
子化し、その結果得られた量子化位相差情報により前記
時間軸制御回路における時間軸制御間隔を可変させるよ
うに構成されていることを特徴とする位相同期回路。(1) An input signal source, an oscillation circuit that generates an oscillation signal with a constant period, an oscillation signal and a control signal from the oscillation circuit, and the time axis of the oscillation signal is controlled by the control signal to output a clock pulse. a time axis control circuit that outputs the output clock pulse; a phase comparison circuit that compares the phases of the input signal from the input signal source and the output clock pulse to form the control signal; and an output terminal that outputs the output clock pulse. , in a phase locked circuit that reproduces an output clock pulse synchronized with the input signal, a pulse having a width proportional to the phase difference between the input signal and the output clock pulse is generated, and this pulse width is counted by a high frequency clock. 1. A phase synchronized circuit characterized in that the phase synchronization circuit is configured to perform quantization, and to vary a time axis control interval in the time axis control circuit based on the quantized phase difference information obtained as a result.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090570A JPS62247622A (en) | 1986-04-18 | 1986-04-18 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090570A JPS62247622A (en) | 1986-04-18 | 1986-04-18 | Phase locked loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62247622A true JPS62247622A (en) | 1987-10-28 |
Family
ID=14002085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61090570A Pending JPS62247622A (en) | 1986-04-18 | 1986-04-18 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247622A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272323A (en) * | 1988-04-25 | 1989-10-31 | Mitsubishi Electric Corp | Phase locked loop circuit |
| JPH02165202A (en) * | 1988-12-19 | 1990-06-26 | Matsushita Electric Ind Co Ltd | Gain adjusting method |
-
1986
- 1986-04-18 JP JP61090570A patent/JPS62247622A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272323A (en) * | 1988-04-25 | 1989-10-31 | Mitsubishi Electric Corp | Phase locked loop circuit |
| JPH02165202A (en) * | 1988-12-19 | 1990-06-26 | Matsushita Electric Ind Co Ltd | Gain adjusting method |
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