JPH0435929B2 - - Google Patents
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- JPH0435929B2 JPH0435929B2 JP56159729A JP15972981A JPH0435929B2 JP H0435929 B2 JPH0435929 B2 JP H0435929B2 JP 56159729 A JP56159729 A JP 56159729A JP 15972981 A JP15972981 A JP 15972981A JP H0435929 B2 JPH0435929 B2 JP H0435929B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル形の位相比較器を具えた
PLL（位相同期ループ）におけるロツクまたはア
ンロツクの状態を判定して信号を発生する、アン
ロツク検出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention comprises a digital phase comparator.
This relates to an unlock detection circuit that determines the locked or unlocked state of a PLL (phase locked loop) and generates a signal.
PCM装置におけるコーデツク装置LSI等にお
いては、PLLを内蔵し、このPLLを用いて外部
から加えられる同期パルスに同期して、内部にお
いて必要とする各種動作タイミング信号を発生す
ることが多い。このような装置においては、
PLLが外部同期パルスに正確に同期していない
でその動作が不確定のときは、外部への出力を停
止することによつて異常な信号が出力されること
を防止するとともに、内部動作を停止して低電力
化することが、一般に行われている。 A codec device LSI in a PCM device often has a built-in PLL, and uses this PLL to generate various internally required operation timing signals in synchronization with externally applied synchronization pulses. In such a device,
If the PLL is not accurately synchronized with the external synchronization pulse and its operation is uncertain, stopping the output to the outside prevents abnormal signals from being output and also stops the internal operation. It is common practice to reduce power consumption by
従つて、このような装置においては、PLLが
ロツク状態にあるかまたはアンロツク状態にある
かを判定し、判定結果の信号によつてコーデツク
等における上述のごとき制御を行うことが必要で
ある。本発明のアンロツク検出回路は、このよう
なロツク状態またはアンロツク状態の検出に用い
ることを目的としたものである。 Therefore, in such a device, it is necessary to determine whether the PLL is in a locked state or an unlocked state, and to perform the above-mentioned control in a codec or the like based on a signal resulting from the determination. The unlock detection circuit of the present invention is intended for use in detecting such a locked or unlocked state.
第１図は本発明のアンロツク検出回路が適用さ
れ得る系の一例を示すブロツク図である。同図に
おいて１は系を示し、２はPLL、３は被制御回
路を示している。またPLL２において、４は位
相比較器、５はループフイルタ、６はVCO（電圧
制御発振器）、７は分周器を示し、被制御回路３
において、８はタイミング発生部を示している。 FIG. 1 is a block diagram showing an example of a system to which the unlock detection circuit of the present invention can be applied. In the figure, 1 indicates a system, 2 indicates a PLL, and 3 indicates a controlled circuit. In the PLL2, 4 is a phase comparator, 5 is a loop filter, 6 is a VCO (voltage controlled oscillator), 7 is a frequency divider, and the controlled circuit 3
8 indicates a timing generator.
第１図において、位相比較器４は同期パルスfi
と分周器７の出力パルスf0とを位相比較して、両
パルスの位相差に応じて、同期パルスfiの位相が
出力パルスf0に対して進んでいるときは位相進め
信号PUを、同期パルスfiの位相が出力パルスf0に
対して遅れているときは位相遅れ信号PDをそれ
ぞれ出力する。ループフイルタ５は信号PUまた
はPDを入力されて、PUまたはPDのパルス幅に応
じた極性の異なる直流信号出力を生じる。VCO
６はループフイルタ５の直流信号によつてその発
振周波数を制御されて、信号PUが出力されてい
るときはその発振周波数を上昇させ、信号PDが
出力されているときはその発振周波数を低下させ
る。分周器７はVCO６の発振出力に対して所定
の分周を行つて出力パルスf0を生じ、出力パルス
f0は位相比較器４に帰還される。このようにして
一巡の帰還制御が行われることによつて、出力パ
ルスf0が同期パルスfiに対して位相同期するよう
にPLL２の制御が行われる。 In FIG. 1, the phase comparator 4 has a synchronization pulse f i
and the output pulse f 0 of the frequency divider 7, and according to the phase difference between the two pulses, if the phase of the synchronizing pulse f i is ahead of the output pulse f 0 , a phase advance signal P U is generated. and when the phase of the synchronizing pulse f i lags behind the output pulse f 0 , a phase delayed signal P D is output, respectively. The loop filter 5 receives the signal P U or PD and produces a DC signal output with a different polarity depending on the pulse width of P U or PD . VCO
The oscillation frequency of the loop filter 6 is controlled by the DC signal of the loop filter 5, and increases the oscillation frequency when the signal P U is output, and increases the oscillation frequency when the signal P D is output. lower. The frequency divider 7 performs predetermined frequency division on the oscillation output of the VCO 6 to generate an output pulse f 0 , and the output pulse
f 0 is fed back to the phase comparator 4. By performing one round of feedback control in this manner, the PLL 2 is controlled so that the output pulse f 0 is phase-synchronized with the synchronization pulse fi .
タイミング発生回路８は、分周器７における各
段の分周出力を供給されて、被制御回路３におけ
る内部動作に必要な各種のタイミング信号を発生
して、被制御回路３に供給する。 The timing generation circuit 8 is supplied with the frequency-divided outputs of each stage of the frequency divider 7, generates various timing signals necessary for internal operations in the controlled circuit 3, and supplies them to the controlled circuit 3.
第１図において、例えば系１がPCMにおける
コーデツク装置LSIである場合、外部から与えら
れる同期パルスfiはサンプリングパルス8kHzであ
り、入力は音声信号、出力はPCMコードである。
系１は、PCMコードの読出し速度を除けば、fiの
速度で同期パルスの入力ごとに入力音声信号を
PCMコードに変換する動作を行えばよく、従つ
てPLL２は同期パルスfiに同調するように働い
て、被制御回路３におけるタイミング発生部８ヘ
クロツクを供給するように動作すればよい。 In FIG. 1, for example, when system 1 is a codec device LSI in PCM, the synchronization pulse f i given from the outside is a sampling pulse of 8 kHz, the input is an audio signal, and the output is a PCM code.
System 1 reads the input audio signal at a speed of f i every time a synchronization pulse is input, except for the PCM code readout speed.
It is only necessary to carry out the operation of converting it into a PCM code, and accordingly, the PLL 2 only has to operate in synchronization with the synchronizing pulse f i to supply a clock to the timing generator 8 in the controlled circuit 3.
ところでPLL２が同期パルスfiに対して、どの
程度に同期して動作していればよいかは、被制御
回路３における内部動作が誤りなく行われて、所
望の特性が得られる範囲であるか否かにかかつて
いる。しかしながら、被制御回路３における動作
に支障をきたすような場合には、本来外部への信
号の出力は避けるべきであり、従つてPLLにお
けるロツク状態またはアンロツク状態の検出の目
的は、正規の動作が行われない場合に、外部への
信号出力に断つことである。また他の目的は、被
制御回路３における正規の動作が期待されないと
きは、PLLが所定の位相に引き込まれるまでの
間、PLL２以外の部分の動作を停止して、系の
消費電力を減少させることである。 By the way, the degree to which the PLL 2 should operate in synchronization with the synchronization pulse f i is determined by whether the internal operation in the controlled circuit 3 is performed without error and the desired characteristics are obtained. It depends on whether or not. However, if it interferes with the operation of the controlled circuit 3, output of the signal to the outside should be avoided. Therefore, the purpose of detecting the locked state or unlocked state in the PLL is to prevent normal operation from occurring. If this is not done, the signal output to the outside is cut off. Another purpose is to reduce the power consumption of the system by stopping the operation of parts other than PLL 2 until the PLL is pulled into a predetermined phase when the controlled circuit 3 is not expected to operate normally. That's true.
従来、このようなロツク状態またはアンロツク
状態の判定を行うためには、PLLにおけるルー
プフイルタの出力電圧を検出し、それが正常値か
らある程度以上ずれているとき（例えば一定値よ
り大きいとき）、アンロツク状態であると判定す
る方法が行われていた。しかしながらこのような
方法はアナログ的な信号処理を行う関係上不正確
であり、また回路素子等の変化の影響を受けやす
い。 Conventionally, in order to determine the lock state or unlock state, the output voltage of the loop filter in the PLL is detected, and when it deviates from the normal value by more than a certain value (for example, when it is larger than a certain value), the unlock state is determined. A method has been used to determine that the condition is the same. However, such a method is inaccurate because it performs analog signal processing, and is also susceptible to changes in circuit elements and the like.
本発明は、このような従来技術の欠点を除去し
ようとするものであつて、その目的は、PLLに
おけるロツク状態またはアンロツク状態の判定を
安定に行うことができるとともに、所望の特性範
囲内に入つているか否かの検出を確実に行うこと
ができる回路形成を提供することにあり、そのた
めにPLLにおけるロツク状態またはアンロツク
状態の判定をデイジタル的に行うことが可能なよ
うにしたものである。 The present invention aims to eliminate such drawbacks of the prior art, and its purpose is to be able to stably determine whether the PLL is locked or unlocked, and to ensure that the PLL is within a desired characteristic range. The object of this invention is to provide a circuit configuration that can reliably detect whether the PLL is on or off, and for this purpose, it is possible to digitally determine whether the PLL is locked or unlocked.
しかして上述の目的を達成するため本発明のア
ンロツク検出回路においては、電圧制御発振器の
発振出力を分周器によつて分周して得られた出力
パルスと入力パルスとを位相比比較器によつて位
相比較して、入力パルスの出力パルスに対する位
相の進みまたは遅れの大小に応じてパルス幅が変
化する位相進め信号または位相遅れ信号を発生
し、該位相進め信号と位相遅れ信号とによつて前
記電圧制御発振器を制御して出力パルスを入力パ
ルスに位相同期するPLLにおいて、前記位相進
め信号と位相遅れ信号との論理和を求めるオア回
路と、該オア回路にて求められた論理和出力にお
けるパルス幅が一定値以上のとき出力を発生する
ゲートデイレイ回路と、前記オア回路の出力によ
つてセツトされ前記ゲートデイレイ回路の出力に
よつてリセツトされるラツチ回路と、該ラツチ回
路の出力状態を前記分周器のクロツク信号によつ
てラツチするフリツプフロツプとを具えたことを
特徴としている。 In order to achieve the above object, the unlock detection circuit of the present invention divides the oscillation output of the voltage controlled oscillator using a frequency divider, and divides the resulting output pulse and input pulse into a phase ratio comparator. Therefore, by comparing the phases, a phase lead signal or a phase delay signal whose pulse width changes depending on the magnitude of the phase lead or delay of the input pulse with respect to the output pulse is generated, and the phase lead signal and the phase delay signal are used to generate a phase lead signal or a phase delay signal. In the PLL which controls the voltage controlled oscillator to synchronize the phase of the output pulse with the input pulse, an OR circuit that calculates the logical sum of the phase advance signal and the phase delayed signal, and a logical sum output obtained by the OR circuit. a gate delay circuit that generates an output when the pulse width at is greater than a certain value; a latch circuit that is set by the output of the OR circuit and reset by the output of the gate delay circuit; and an output state of the latch circuit. The invention is characterized in that it comprises a flip-flop that latches the frequency by the clock signal of the frequency divider.
以下実施例について説明する。 Examples will be described below.
第２図は本発明のアンロツク検出回路の一実施
例の構成を示すブロツク図である。同図におい
て、第１図におけると同一部分は同一番号で示さ
れており、１１はオア回路、１２はゲートデイレ
イ回路、１３はセツトリセツト形ラツチ、１４は
DFF（Ｄ形フリツプフロツプ）である。 FIG. 2 is a block diagram showing the structure of one embodiment of the unlock detection circuit of the present invention. In this figure, the same parts as in FIG.
It is a DFF (D-type flip-flop).
また第３図は第２図の回路における各部信号を
示すタイムチヤートである。同図においてａは同
期パルスfi、ｂは分周器７の出力パルスf0、ｃは
位相比較器４の位相進め信号PU、ｄは同じく位
相遅れ信号PD、ｅはオア回路１１の出力信号
（PU＋PD）、ｆはラツチ１３の出力信号SQ、ｇは
ゲートデイレイ回路１２の出力信号SD、ｈは分周
器７のラツチクロツク信号SC、ｉはDFF１４の
出力信号S0である。 Further, FIG. 3 is a time chart showing signals of various parts in the circuit of FIG. 2. In the figure, a is the synchronizing pulse f i , b is the output pulse f 0 of the frequency divider 7 , c is the phase advance signal P U of the phase comparator 4 , d is the phase delay signal P D , and e is the output pulse of the OR circuit 11 Output signal (P U + P D ), f is the output signal S Q of the latch 13, g is the output signal S D of the gate delay circuit 12, h is the latch clock signal S C of the frequency divider 7, i is the output signal S of the DFF 14 It is 0 .
第２図において、位相比較器４から出力される
位相進め信号PU（第３図ｃ）と位相遅れ信号PD
（第３図ｄ）とはオア回路１１に加えられて論理
和がとられ、出力信号（PU＋PD）（第３図ｅ）を
生じる。第３図にみられるごとく出力信号（PU
＋PD）におけるパルス幅は、外部から与えられ
る同期パルスfi（第３図ａ）と、PLLの動作によ
つて分周器７から発生した出力パルスf0（第３図
ｂ）との位相差をあらわしている。出力信号
（PU＋PD）２分されて、一方はゲートデイレイ回
路１２に、他方はラツチ１３のセツト入力Ｓに加
えられる。 In Fig. 2, a phase advance signal P U (Fig. 3 c) and a phase delay signal P D output from the phase comparator 4 are shown.
(FIG. 3 d) is added to the OR circuit 11 and logically summed to produce an output signal ( PU + P D ) (FIG. 3 e). As shown in Figure 3, the output signal (P U
+P D ) is determined by the order of the externally applied synchronizing pulse f i (Figure 3 a) and the output pulse f 0 generated from the frequency divider 7 by the operation of the PLL (Figure 3 b). It shows the difference. The output signal (P U +P D ) is divided into two parts, one of which is applied to the gate delay circuit 12 and the other to the set input S of the latch 13.
ゲートデイレイ回路１２はゲート回路と積分回
路とで構成されていて、入力パルスの幅が積分回
路の時定数と出力側ゲート回路における一定のし
きい値とから定まる一定の幅より大きいときは出
力を生じるが、入力パルスの幅がこれより小さい
ときは出力を生じない。第３図において、ｇはこ
のようにして生じたゲートデイレイ回路１２の出
力信号SDを示している。 The gate delay circuit 12 is composed of a gate circuit and an integrator circuit, and when the width of the input pulse is larger than a certain width determined by the time constant of the integrator circuit and a certain threshold value in the output side gate circuit, the gate delay circuit 12 outputs no signal. However, when the width of the input pulse is smaller than this, no output is produced. In FIG. 3, g indicates the output signal S D of the gate delay circuit 12 generated in this manner.
ラツチ１３はセツト優先のセツトリセツトラツ
チからなり、オア回路１１の出力信号（PU＋PD）
をセツト入力Ｓに加えられるとともに、ゲートデ
イレイ回路１２の出力信号SDをリセツト入力Ｒに
加えられている。従つてラツチ１３は出力信号
（PU＋PD）によつてリセツトされた後は、出力信
号（PU＋PD）の幅が一定値より小さいときはリ
セツトされず、一定値より大きい幅を有する出力
信号（PU＋PD）が生じたときリセツトされる。
第３図において、ｆはこのようにして生じたラツ
チ１３の出力信号SQを示している。 The latch 13 is a set reset latch that gives priority to the set, and outputs the output signal (P U + P D ) of the OR circuit 11.
is applied to the set input S, and the output signal S D of the gate delay circuit 12 is applied to the reset input R. Therefore, after the latch 13 is reset by the output signal (P U + P D ), it is not reset when the width of the output signal (P U + P D ) is smaller than a certain value, but has a width larger than the certain value. Reset when output signal (P U + P D ) occurs.
In FIG. 3, f designates the output signal S Q of the latch 13 produced in this way.
DFF１４は出力信号SQをデータ入力Ｄに加え
られ分周器７のラツチクロツクSC（第３図ｈ）を
クロツク入力Ｃに加えられていて、クロツク入力
の立上りで、データ入力の状態をラツチする。第
３図においてｉはこのようにして生じたDFF１
４の出力信号S0を示している。即ち、第３図左側
をデータ制御開始とすると、第３図ｆの立ち上が
りでラツチ１３の出力が同期（High）となり、
この第３図ｆの状態を、第３図ｈに示されるラツ
チクロツクの立ち上がりでラツチし、ロツク状態
（同期状態）とし、又ラツチ１３の出力である第
３図ｆがゲートデイレイ回路１２の出力である第
３図ｇによりリセツトされ非同期（Low）とな
る。この状態を第３図ｈに示されるラツチクロツ
クの立ち上がりでラツチし、ロツク状態からアン
ロツク状態に切替えられる。ラツチクロツクSC
は、ラツチ１３の出力状態をDFF１４において
保持するためのもので、例えば分周器７の分周出
力中から、ラツチ１３の出力SQを支障なくラツチ
できるタイミングのものを選定すればよい。第３
図では、ラツチクロツクSCとして分周器出力f0の
反転信号を用いている。DFF１４の出力信号S0
は、PLLにおけるクロツク状態またはアンロツ
ク状態の判定結果を示す信号として、被制御回路
等における他の回路の動作または非動作の制御に
用いられる。 The DFF 14 has the output signal S Q applied to the data input D and the latch clock S C (Fig. 3h) of the frequency divider 7 applied to the clock input C, and latches the state of the data input at the rising edge of the clock input. . In Figure 3, i is DFF1 generated in this way
4 output signal S 0 is shown. That is, if the left side of FIG. 3 is the data control start, the output of the latch 13 becomes synchronous (High) at the rising edge of FIG.
The state shown in FIG. 3 f is latched at the rising edge of the latch clock shown in FIG. It is reset by a certain g in FIG. 3 and becomes asynchronous (Low). This state is latched at the rising edge of the latch clock shown in FIG. 3h, and the locked state is switched to the unlocked state. Latchklock S C
is for holding the output state of the latch 13 in the DFF 14. For example, a timing can be selected from among the divided outputs of the frequency divider 7 at which the output S Q of the latch 13 can be latched without any trouble. Third
In the figure, the inverted signal of the frequency divider output f0 is used as the latch clock SC . DFF14 output signal S 0
is used as a signal indicating the determination result of the clock state or unlocked state in the PLL to control the operation or non-operation of other circuits in the controlled circuit.
本発明のアンロツク検出回路においては、ゲー
トデイレイ回路１２における時定数としきい値と
を適当に設定することによつて、PLLのロツク
状態またはアンロツク状態の判定結果を示す信号
を出力することができる。この信号を利用して、
PCMコーデツク装置等において、全系の動作が
安定に行なわれないとき、信号出力を禁止するこ
とによつて異常な信号の出力を防止し、また
PLL等所要の回路以外の回路について、その動
作を停止させることによつて低電力化を図ること
ができる。本発明のアンロツク検出回路はPLL
におけるロツク状態またはアンロツク状態の判定
をデイジタル的に行うのでその動作が安定である
とともに所望の特性範囲内に入つているか否かの
検出を確実に行うことができる。 In the unlock detection circuit of the present invention, by appropriately setting the time constant and threshold value in the gate delay circuit 12, it is possible to output a signal indicating the result of determining whether the PLL is locked or unlocked. Using this signal,
In PCM codec equipment, etc., when the operation of the entire system is not stable, inhibiting signal output prevents abnormal signal output.
Power consumption can be reduced by stopping the operation of circuits other than required circuits such as PLL. The unlock detection circuit of the present invention is a PLL.
Since the locked state or unlocked state is determined digitally, the operation is stable and it is possible to reliably detect whether the characteristics are within the desired characteristic range.
第１図は本発明のアンロツク検出回路が適用さ
れ得る系の一例を示すブロツク図、第２図は本発
明のアンロツク検出回路の一実施例の構成を示す
ブロツク図、第３図は第２図の回路における各部
信号を示すタイムチヤートである。
１……系、２……PLL（位相同期ループ）、３
……被制御回路、４……位相比較器、５……ルー
プフイルタ、６……VCO（電圧制御発振器）、７
……分周器、８……タイミング発生部、１１……
オア回路、１２……ゲートデイレイ回路、１３…
…セツトリセツト形ラツチ、１４……DFF（Ｄ形
フリツプフロツプ）。
FIG. 1 is a block diagram showing an example of a system to which the unlock detection circuit of the present invention can be applied, FIG. 2 is a block diagram showing the configuration of an embodiment of the unlock detection circuit of the present invention, and FIG. 2 is a time chart showing various signals in the circuit. 1...System, 2...PLL (phase locked loop), 3
...Controlled circuit, 4... Phase comparator, 5... Loop filter, 6... VCO (voltage controlled oscillator), 7
... Frequency divider, 8 ... Timing generator, 11 ...
OR circuit, 12... Gate delay circuit, 13...
...Set-reset type latch, 14...DFF (D-type flip-flop).
Claims (1)
分周して得られた出力パルスと外部よりの入力パ
ルスとを位相比較器によつて位相比較して、入力
パルスの出力パルスに対する位相の進みまたは遅
れの大小に応じてパルス幅が変化する位相進め信
号または位相遅れ信号を発生し、該位相進め信号
と位相遅れ信号とによつて前記電圧制御発振器を
制御して出力パルスの入力パルスに位相同期する
PLLにおいて、前記位相進め信号と位相遅れ信
号との論理和を求めるオア回路と、該オア回路に
て求められた論理和出力におけるパルス幅が一定
値以上のとき出力を発生するゲートデイレイ回路
と、前記オア回路の出力によつてセツトされ前記
ゲートデイレイ回路の出力によつてリセツトされ
るラツチ回路と、該ラツチ回路の出力状態を前記
分周器のクロツク信号によつてラツチするフリツ
プフロツプとを具えたことを特徴とするアンロツ
ク検出回路。1 A phase comparator compares the phase of the output pulse obtained by dividing the oscillation output of the voltage controlled oscillator with the external input pulse using a frequency divider, and calculates the phase of the input pulse with respect to the output pulse. A phase lead signal or a phase lag signal whose pulse width changes depending on the magnitude of the lead or lag is generated, and the voltage controlled oscillator is controlled by the phase lead signal and the phase lag signal to generate an input pulse of an output pulse. phase synchronize
In the PLL, an OR circuit that calculates the logical sum of the phase advance signal and the phase delay signal, and a gate delay circuit that generates an output when the pulse width of the logical sum output obtained by the OR circuit is equal to or greater than a certain value; A latch circuit that is set by the output of the OR circuit and reset by the output of the gate delay circuit, and a flip-flop that latches the output state of the latch circuit by the clock signal of the frequency divider. An unlock detection circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159729A JPS5860831A (en) | 1981-10-07 | 1981-10-07 | Unlocking detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159729A JPS5860831A (en) | 1981-10-07 | 1981-10-07 | Unlocking detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860831A JPS5860831A (en) | 1983-04-11 |
| JPH0435929B2 true JPH0435929B2 (en) | 1992-06-12 |
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ID=15699995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159729A Granted JPS5860831A (en) | 1981-10-07 | 1981-10-07 | Unlocking detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860831A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047515A (en) * | 1983-08-26 | 1985-03-14 | Victor Co Of Japan Ltd | Pull in-decision circuit |
| US6404289B1 (en) * | 2000-12-22 | 2002-06-11 | Atheros Communications, Inc. | Synthesizer with lock detector, lock algorithm, extended range VCO, and a simplified dual modulus divider |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599839A (en) * | 1979-01-23 | 1980-07-30 | Furuno Electric Co Ltd | Detection circuit for out of synchronism |
-
1981
- 1981-10-07 JP JP56159729A patent/JPS5860831A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599839A (en) * | 1979-01-23 | 1980-07-30 | Furuno Electric Co Ltd | Detection circuit for out of synchronism |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860831A (en) | 1983-04-11 |
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