JPS61292412A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS61292412A JPS61292412A JP60134641A JP13464185A JPS61292412A JP S61292412 A JPS61292412 A JP S61292412A JP 60134641 A JP60134641 A JP 60134641A JP 13464185 A JP13464185 A JP 13464185A JP S61292412 A JPS61292412 A JP S61292412A
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- JP
- Japan
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- output
- mis transistor
- channel mis
- voltage
- channel
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
出力回路であって、ドレインが出力端に接続されたｇ−
の大きな第１のＭＩＳトランジスタのソースと低電位側
電源との間に閾値素子を設け、またゲートが＄ｌのＭＩ
Ｓトランジスタのゲートに接続されｇｎが第１のＭＩＳ
トランジスタより小さな第２のＭＩＳトランジスタを出
力端と低電位側電源との間に設けることにより、所定電
圧までの出力電圧の急速な立ち下がりとアンダーシュー
トの防止を可能とする。
の大きな第１のＭＩＳトランジスタのソースと低電位側
電源との間に閾値素子を設け、またゲートが＄ｌのＭＩ
Ｓトランジスタのゲートに接続されｇｎが第１のＭＩＳ
トランジスタより小さな第２のＭＩＳトランジスタを出
力端と低電位側電源との間に設けることにより、所定電
圧までの出力電圧の急速な立ち下がりとアンダーシュー
トの防止を可能とする。
本発明は半導体回路、特にＣＭＯＳ構成の出力回路に間
する。
する。
第６図は従来例に係るＣＭＯＳ構成の出力回路であり、
５はＰチャンネルＭＩＳトランジスタ。
５はＰチャンネルＭＩＳトランジスタ。
６はＮチャンネルＭＩＳトランジスタである。
ＰチャンネルＭＩＳトランジスタ５のゲートとＮチャン
ネルＭＩＳトランジスタ６のゲートは共通接続されて入
力Ａを形成しており、ＰチャンネルＭＩＳトランジスタ
５のドレインとＮチャンネルＭＩＳトランジスタロのド
レインは共通接続されて出力Ｂ （Ｖｏｕｒ ）を形成
している。またＰチャンネルＭＩＳトランジスタ５のソ
ースは電源Ｖｃｃに接続され、ＮチャンネルＭＩＳトラ
ンジスタ６のソースは電源ＶＳＳに接続されている。こ
の回路は、入力Ａに低レベル信号が入ると出力Ｂが高レ
ベルに、一方、高レベル信号が入ると低レベルになる、
いわゆるインバータ回路である。
ネルＭＩＳトランジスタ６のゲートは共通接続されて入
力Ａを形成しており、ＰチャンネルＭＩＳトランジスタ
５のドレインとＮチャンネルＭＩＳトランジスタロのド
レインは共通接続されて出力Ｂ （Ｖｏｕｒ ）を形成
している。またＰチャンネルＭＩＳトランジスタ５のソ
ースは電源Ｖｃｃに接続され、ＮチャンネルＭＩＳトラ
ンジスタ６のソースは電源ＶＳＳに接続されている。こ
の回路は、入力Ａに低レベル信号が入ると出力Ｂが高レ
ベルに、一方、高レベル信号が入ると低レベルになる、
いわゆるインバータ回路である。
ところで、出力Ｂは外部回路に接続されるためかなり大
きな負荷容量が付くことがある。その場合には出力信号
のレベル変化が著しく遅延して所定の時間内に出力電圧
が規格電圧に達せず、外部回路の誤動作を招くことがあ
った。
きな負荷容量が付くことがある。その場合には出力信号
のレベル変化が著しく遅延して所定の時間内に出力電圧
が規格電圧に達せず、外部回路の誤動作を招くことがあ
った。
そこで、一般的には出力回路を構成するＭＩＳトランジ
スタ５，６のｇ−を大きくして駆動能力を上げ、レベル
の遷移時間の遅延を防止している。
スタ５，６のｇ−を大きくして駆動能力を上げ、レベル
の遷移時間の遅延を防止している。
第７図（ａ）はＭＩＳトランジスタロのｇ−を大きくし
た場合の高レベルから低レベルに遷移するときの出力特
性を示す図である０図において横軸ｔは時間、縦＃Ｖｏ
ｕｙは出力電圧を示しており、また電圧軸側の破線は出
力の低レベル規格電圧（図ではｏ、ａｖ）、ｔ、は出力
が高レベルから規格上の低レベルに変化するまでに要す
る時間を示している。一方、第７図（ｂ）はＭＩＳトラ
ンジスタ６のｇ−がさほど大きくない場合の出力特性を
示す図であり、第７図（ａ）と同一の記号は同一のもの
を示しており、出力負荷も同一である。ｔ２は出力が高
レベルから規格上の低レベルに変化するまでに要する時
間を示している。
た場合の高レベルから低レベルに遷移するときの出力特
性を示す図である０図において横軸ｔは時間、縦＃Ｖｏ
ｕｙは出力電圧を示しており、また電圧軸側の破線は出
力の低レベル規格電圧（図ではｏ、ａｖ）、ｔ、は出力
が高レベルから規格上の低レベルに変化するまでに要す
る時間を示している。一方、第７図（ｂ）はＭＩＳトラ
ンジスタ６のｇ−がさほど大きくない場合の出力特性を
示す図であり、第７図（ａ）と同一の記号は同一のもの
を示しており、出力負荷も同一である。ｔ２は出力が高
レベルから規格上の低レベルに変化するまでに要する時
間を示している。
このように、出力回路を構成するＭＩＳトランジスタの
ｇ、を大きくすると、確かに出力レベル遷移時間を速く
できるが（ｔ＋＜ｔ２）、第７図（ａ）に示すように、
出力レベルが高レベルから低レベルに変化するとき、出
力電圧が一時的に電源電圧ＶＳＳ以下に低下する（アン
ダーシュート）０図示していないが、出力レベルが低レ
ベルから高レベルに変化するときも同様に、出力電圧が
一時的に電源電圧ＶＣＣ以上に上昇する（オーバーシュ
ート）、 これは電源電圧レベルの変動を招いて各種
のノイズ源になるだけでなく、特に出力電圧のアンダー
シュートは０Ｍ０３回路にとって寄生サイリスタのラッ
チアップのトリガーとなり、回路が破壊される場合があ
った。
ｇ、を大きくすると、確かに出力レベル遷移時間を速く
できるが（ｔ＋＜ｔ２）、第７図（ａ）に示すように、
出力レベルが高レベルから低レベルに変化するとき、出
力電圧が一時的に電源電圧ＶＳＳ以下に低下する（アン
ダーシュート）０図示していないが、出力レベルが低レ
ベルから高レベルに変化するときも同様に、出力電圧が
一時的に電源電圧ＶＣＣ以上に上昇する（オーバーシュ
ート）、 これは電源電圧レベルの変動を招いて各種
のノイズ源になるだけでなく、特に出力電圧のアンダー
シュートは０Ｍ０３回路にとって寄生サイリスタのラッ
チアップのトリガーとなり、回路が破壊される場合があ
った。
このように従来例の出力回路によれば、寄生サイリスタ
のラッチアップが発生する危険等のため、出力ＭＩＳト
ランジスタの駆動能力をある程度以上大きくできず、従
って遷移時間の短縮を充分に図れないという問題点があ
った。
のラッチアップが発生する危険等のため、出力ＭＩＳト
ランジスタの駆動能力をある程度以上大きくできず、従
って遷移時間の短縮を充分に図れないという問題点があ
った。
本発明はこのような点に鑑みて創作されたものであり、
寄生サイリスタのラフチアツブの発生の危険もなく、か
つ出力レベル変化の遷移時間の短縮化を回走とする出力
回路の提供を目的とする。
寄生サイリスタのラフチアツブの発生の危険もなく、か
つ出力レベル変化の遷移時間の短縮化を回走とする出力
回路の提供を目的とする。
本発明に係°る出力回路の構成は、第１図に示すように
、高電位側電源ＶＣＣと出力端Ｂとの間に接続された高
電位供給手段ｌと、出力端Ｂにドレインが接続された第
１のＭＩＳトランジスタ２と。
、高電位側電源ＶＣＣと出力端Ｂとの間に接続された高
電位供給手段ｌと、出力端Ｂにドレインが接続された第
１のＭＩＳトランジスタ２と。
該第１のＭＩＳトランジスタ２のソースと低電位側電源
ＶＳＳとの間に接続された閾値素子３と、該出力端Ｂと
該低電位電源ＶＳ２間に接続された第２のＭＩＳトラン
ジスタ４とを具備し、該第１．第２のＭＩＳトランジス
タ２．４のゲートを入力端Ａに接続し、該第１のＭＩＳ
トランジスタ２のｇ、を該第２のＭＩＳトランジスタ４
のｇｍ より大としたことを特徴としている。
ＶＳＳとの間に接続された閾値素子３と、該出力端Ｂと
該低電位電源ＶＳ２間に接続された第２のＭＩＳトラン
ジスタ４とを具備し、該第１．第２のＭＩＳトランジス
タ２．４のゲートを入力端Ａに接続し、該第１のＭＩＳ
トランジスタ２のｇ、を該第２のＭＩＳトランジスタ４
のｇｍ より大としたことを特徴としている。
入力端Ａに入力する信号が低レベルから高レベルに変化
するとき、第１のＭＩＳトランジスタ２と＄２のＭＩＳ
トランジスタ４がオンする。
するとき、第１のＭＩＳトランジスタ２と＄２のＭＩＳ
トランジスタ４がオンする。
第１のＭＩＳトランジスタ２のｇｎが大きいので当初は
ほとんどこのＭＩＳトランジスタを介して電流が流れ、
出力端Ｂの出力電圧は急速に低下する。しかし出力端Ｂ
の出力電圧が閾値素子３の閾値電圧に達すると、もはや
第１のＭｒＳトランジスタ２を介して電流は流れない。
ほとんどこのＭＩＳトランジスタを介して電流が流れ、
出力端Ｂの出力電圧は急速に低下する。しかし出力端Ｂ
の出力電圧が閾値素子３の閾値電圧に達すると、もはや
第１のＭｒＳトランジスタ２を介して電流は流れない。
これ以後はｇ−の小さい第２のＭＩＳトランジスタ４を
介して電流が徐々に流れ、従って出力端Ｂの電圧も徐々
に低下する。これにより、所定電圧までの出力電圧の急
速な立ち下がりとアンダーシュートの防止を可能とする
。
介して電流が徐々に流れ、従って出力端Ｂの電圧も徐々
に低下する。これにより、所定電圧までの出力電圧の急
速な立ち下がりとアンダーシュートの防止を可能とする
。
以下、図面を参照しながら本発明の実施例について説明
する。
する。
第２図は本発明の実施例に係る出力回路の構成図であり
、１１はＰチャンネルＭＩＳトランジスタ、２１，３１
．４１はＮチャンネルＭＩＳトランジスタである。
、１１はＰチャンネルＭＩＳトランジスタ、２１，３１
．４１はＮチャンネルＭＩＳトランジスタである。
ＰチャンネルＭＩＳトランジスタ１１のソースはＶｃｃ
電源に接続され、ＮチャンネルＭＩＳトランジスタ３１
．４１のソースはＶｓｓ電源に接続されている。またＰ
チャンネルＭＩＳトランジスタ１１、ＮチャンネルＭＩ
Ｓトランジスタ２１゜３１の各ゲートは共通接続されて
入力Ａを形成するとともに、ＰチャンネルＭＩＳトラン
ジスタ１１のドレイン、ＮチャンネルＭＩＳトランジス
タ２１．４１のドレインが共通接続されて出力Ｂを形成
している。さらにＮチャンネルＭＩＳトランジスタ２１
のソースにＮチャンネルＭＩＳトランジスタ３Ｘのゲー
トおよびドレインが接続されている。
電源に接続され、ＮチャンネルＭＩＳトランジスタ３１
．４１のソースはＶｓｓ電源に接続されている。またＰ
チャンネルＭＩＳトランジスタ１１、ＮチャンネルＭＩ
Ｓトランジスタ２１゜３１の各ゲートは共通接続されて
入力Ａを形成するとともに、ＰチャンネルＭＩＳトラン
ジスタ１１のドレイン、ＮチャンネルＭＩＳトランジス
タ２１．４１のドレインが共通接続されて出力Ｂを形成
している。さらにＮチャンネルＭＩＳトランジスタ２１
のソースにＮチャンネルＭＩＳトランジスタ３Ｘのゲー
トおよびドレインが接続されている。
次に本発明の実施例に係る出力回路の動作を、第３図を
参照しながら説明する。第３図は第２図の出力回路の出
力Ｂが高レベルから低レベルに遷移するときの出力特性
を示す図であり、＄７図の記号と同一のものは同じもの
を示している。
参照しながら説明する。第３図は第２図の出力回路の出
力Ｂが高レベルから低レベルに遷移するときの出力特性
を示す図であり、＄７図の記号と同一のものは同じもの
を示している。
いま入力Ａに入力する信号が高レベルから低レベルに変
化したときの動作を考える。まず入力信号が高レベルの
ときはＰチャンネルＭＩＳトランジスタｌｌがオフ、Ｎ
チャンネルＭＩＳトランジスタ２１，３１．４１がオン
しているので、出力Ｂは低レベル状態にある。
化したときの動作を考える。まず入力信号が高レベルの
ときはＰチャンネルＭＩＳトランジスタｌｌがオフ、Ｎ
チャンネルＭＩＳトランジスタ２１，３１．４１がオン
しているので、出力Ｂは低レベル状態にある。
次に入力信号が低レベルに変化すると、ＮチャンネルＭ
ＩＳトランジスタ２１．４１がオフ。
ＩＳトランジスタ２１．４１がオフ。
ＰチャンネルＭＩＳトランジスタ１１がオンし、Ｖｃｃ
電源から出力Ｂに電流が流れる。このとき出力Ｂの低レ
ベルから高レベルへの遷移時間は、はぼＰチャンネルＭ
ＩＳトランジスタ１１のｇｎによってのみ定まる（勿論
、出力Ｂの負荷容量の大きさにも依存する。） 次に入力信号が低レベルから高レベルに変化したときの
動作を考える。当初、入力Ａが低レベルであるから、Ｐ
チャンネルＭＩＳトランジスタｉｔがオｙ、Ｎチャンネ
ルＭＩＳトランジスタ２１．４１がオフしており、従っ
て出力Ｂは高レベル状態にある。
電源から出力Ｂに電流が流れる。このとき出力Ｂの低レ
ベルから高レベルへの遷移時間は、はぼＰチャンネルＭ
ＩＳトランジスタ１１のｇｎによってのみ定まる（勿論
、出力Ｂの負荷容量の大きさにも依存する。） 次に入力信号が低レベルから高レベルに変化したときの
動作を考える。当初、入力Ａが低レベルであるから、Ｐ
チャンネルＭＩＳトランジスタｉｔがオｙ、Ｎチャンネ
ルＭＩＳトランジスタ２１．４１がオフしており、従っ
て出力Ｂは高レベル状態にある。
次に入力信号が高レベルに変化すると、ＰチャンネルＭ
ＩＳトランジスタｌｌがオフ、ＮチャンネルＭＩＳトラ
ンジスタ２１，３１．４１がオンするので、これらＮチ
ャンネルＭＩＳトランジスタ２１，３１．４１を介して
、出力Ｂから電源Ｖｓｓに電流が流れる。ところでＮチ
ャンネルＭＩＳトランジスタ２１．３１のｇ、は、Ｎチ
ャンネルＭＩＳトランジスタ４１のｇ−に比較して大き
いので、出力Ｂから電ｍ ＶＳ２への電流はほとんどＮ
チャンネルＭＩＳトランジスタ２１゜３１を介して急速
に流れる。このため出力Ｂの電圧は急速に高レベルから
低レベルに落ちていく。
ＩＳトランジスタｌｌがオフ、ＮチャンネルＭＩＳトラ
ンジスタ２１，３１．４１がオンするので、これらＮチ
ャンネルＭＩＳトランジスタ２１，３１．４１を介して
、出力Ｂから電源Ｖｓｓに電流が流れる。ところでＮチ
ャンネルＭＩＳトランジスタ２１．３１のｇ、は、Ｎチ
ャンネルＭＩＳトランジスタ４１のｇ−に比較して大き
いので、出力Ｂから電ｍ ＶＳ２への電流はほとんどＮ
チャンネルＭＩＳトランジスタ２１゜３１を介して急速
に流れる。このため出力Ｂの電圧は急速に高レベルから
低レベルに落ちていく。
しかし、出力Ｂの電圧がＮチャンネルＭＩＳトランジス
タ３１の閾値電圧ｖｔｈまで低下すると。
タ３１の閾値電圧ｖｔｈまで低下すると。
ＮチャンネルＭＩＳトランジスタ２１を介してＮチャン
ネルＭＩＳトランジスタ３１のゲートもその電圧になる
のでＮチャンネルＭＩＳトランジスタ３１がオフし、も
はや出力ＢからＮチャンネルＭＩＳトランジスタ２１．
３１を介して電流は流れなくなる。従ってそれ以後の出
力Ｂからの電流は、ＮチャンネルＭＩＳトランジスタ４
１を介する電流のみとなる。ところでこのＮチャンネル
ＭＩＳトランジスタ４１のｇ、は小さいので、出力Ｂの
それ以後の低レベルへの変化はゆるやかとなり、第７図
（ａ）で示すアンダーシュートは発生しない。
ネルＭＩＳトランジスタ３１のゲートもその電圧になる
のでＮチャンネルＭＩＳトランジスタ３１がオフし、も
はや出力ＢからＮチャンネルＭＩＳトランジスタ２１．
３１を介して電流は流れなくなる。従ってそれ以後の出
力Ｂからの電流は、ＮチャンネルＭＩＳトランジスタ４
１を介する電流のみとなる。ところでこのＮチャンネル
ＭＩＳトランジスタ４１のｇ、は小さいので、出力Ｂの
それ以後の低レベルへの変化はゆるやかとなり、第７図
（ａ）で示すアンダーシュートは発生しない。
また、たとえばＭＩＳトランジスタ３１の閾値電圧Ｖｔ
ｂを低レベルの規格電圧（Ｏ，Ｓ Ｖ）よりも低くする
ことにより、低レベルの規格電圧に達する時間ｔ３を速
く設定できるので、外部回路のアクセス時間が遅延して
誤動作が生じることもない。
ｂを低レベルの規格電圧（Ｏ，Ｓ Ｖ）よりも低くする
ことにより、低レベルの規格電圧に達する時間ｔ３を速
く設定できるので、外部回路のアクセス時間が遅延して
誤動作が生じることもない。
なお実施例では閾値素子としてＭＩＳトランジスタ３１
を用いたが、７ノード側がＭＩＳトランジスタ３１のソ
ースに、またカンード側がＶｇｘ電源に接続されたダイ
オードを用いることにより。
を用いたが、７ノード側がＭＩＳトランジスタ３１のソ
ースに、またカンード側がＶｇｘ電源に接続されたダイ
オードを用いることにより。
同様の機能をもたせることも明らかである。
第４図は本発明の別の実施例に係る出力回路の構成図で
あり、第２図のＰチャンネルＭＩＳトランジスタ１１の
代わりにＮチャンネルＭＩＳトランジスタ１２を用いて
いる。この場合、ＮチャンネルＭＩＳトランジスタ１２
のゲートにはＮチャンネルＭＩＳトランジスタ２１．３
１のゲートに入力する信号Ａの相補信号Ａが入力する。
あり、第２図のＰチャンネルＭＩＳトランジスタ１１の
代わりにＮチャンネルＭＩＳトランジスタ１２を用いて
いる。この場合、ＮチャンネルＭＩＳトランジスタ１２
のゲートにはＮチャンネルＭＩＳトランジスタ２１．３
１のゲートに入力する信号Ａの相補信号Ａが入力する。
第５図は本発明のさらに別の実施例に係る出力回路の構
成図であり、第２図のＰチャンネルＭＩＳトランジスタ
１１の代わりにデプレッションｆｉＭＩｓトランジスタ
１３を用いている。これら他の実施例によっても同様の
効果を得ることができる。
成図であり、第２図のＰチャンネルＭＩＳトランジスタ
１１の代わりにデプレッションｆｉＭＩｓトランジスタ
１３を用いている。これら他の実施例によっても同様の
効果を得ることができる。
このように本発明の実施例に係る出力回路によれば、ア
ンダーシュートを防止し、かつ高レベルから低レベルへ
の変化の遷移時間を充分に速くすることができる。
ンダーシュートを防止し、かつ高レベルから低レベルへ
の変化の遷移時間を充分に速くすることができる。
以上説明したように、本発明によれば出力レベルの電圧
を、所定の低レベル電圧までは急速に低下させ、それ以
後、最終の電源電圧レベルまでは比較的ゆっくりと低下
させるものであるから、出力が規定の電圧に達するまで
の期間が短いとともに、アンダーシュートが発生しない
、従って出力のアンダーシュートが０Ｍ０３回路での寄
生サイリスタのラフチアツブのトリガーとなって回路を
破壊することもない。
を、所定の低レベル電圧までは急速に低下させ、それ以
後、最終の電源電圧レベルまでは比較的ゆっくりと低下
させるものであるから、出力が規定の電圧に達するまで
の期間が短いとともに、アンダーシュートが発生しない
、従って出力のアンダーシュートが０Ｍ０３回路での寄
生サイリスタのラフチアツブのトリガーとなって回路を
破壊することもない。
第１図は本発明の原理を示す出力回路の構成図である。
第２図は本発明の実施例に係る出力回路の構成図であり
、第３図は第２図の出力回路の出力特性を示す波形図で
ある。 第４図、第５［は本発明の別の実施例に係る出力回路の
構成図である。 第６図は従来例に係る出力回路の構成図であり、第７図
は第６図の出力回路の出力特性を示す波形図である。 １・・・高電位供給手段 ２・・・第１のＭＩＳトランジスタ ３・・・閾値素子 ４・・・第２のＭＩＳトランジスタ ５．１２・・・ＰチャンネルＭＩＳトランジスタロ 、
２１．３１．４１・−Ｎチ＋７ＪルＭＩＳ トランジス
タ
、第３図は第２図の出力回路の出力特性を示す波形図で
ある。 第４図、第５［は本発明の別の実施例に係る出力回路の
構成図である。 第６図は従来例に係る出力回路の構成図であり、第７図
は第６図の出力回路の出力特性を示す波形図である。 １・・・高電位供給手段 ２・・・第１のＭＩＳトランジスタ ３・・・閾値素子 ４・・・第２のＭＩＳトランジスタ ５．１２・・・ＰチャンネルＭＩＳトランジスタロ 、
２１．３１．４１・−Ｎチ＋７ＪルＭＩＳ トランジス
タ
Claims (6)
- （１）高電位側電源と出力端との間に接続された高電位
供給手段と、 出力端にドレインが接続された第１のＭＩＳトランジス
タと、 該第１のＭＩＳトランジスタのソースと低電位側電源と
の間に接続された閾値素子と、 該出力端と該低電位電源間に接続された第２のＭＩＳト
ランジスタとを具備し、 該第１、第２のＭＩＳトランジスタのゲートを入力端に
接続し、該第１のＭＩＳトランジスタのｇ＿ｎを該第２
のＭＩＳトランジスタのｇ＿ｎより大としたことを特徴
とする出力回路。 - （２）前記高電位供給手段がＰチャンネル ＭＩＳトランジスタであり、前記第１、第２のＭＩＳト
ランジスタがＮチャンネルＭＩＳトランジスタであるこ
とを特徴とする特許請求の範囲第１項に記載の出力回路
。 - （３）前記高電位供給手段が第３のＮチャンネルＭＩＳ
トランジスタ、前記第１、第２のＭＩＳトランジスタが
ＮチャンネルＭＩＳトランジスタであり、該第３のＮチ
ャンネルＭＩＳトランジスタの入力信号は、第１、第２
のＭＩＳトランジスタであるＮチャンネルＭＩＳトラン
ジスタの入力信号の相補信号であることを特徴とする特
許請求の範囲第１項に記載の出力回路。 - （４）前記高電位供給手段がデプレッション型ＭＩＳト
ランジスタであることを特徴とする特許請求の範囲第１
項に記載の出力回路。 - （５）前記閾値素子はドレインとゲートとが接続されて
いるＭＩＳトランジスタであることを特徴とする特許請
求の範囲第１項に記載の出力回路。 - （６）前記閾値素子がダイオードであることを特徴とす
る特許請求の範囲第１項に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134641A JPS61292412A (ja) | 1985-06-20 | 1985-06-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134641A JPS61292412A (ja) | 1985-06-20 | 1985-06-20 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292412A true JPS61292412A (ja) | 1986-12-23 |
Family
ID=15133110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134641A Pending JPS61292412A (ja) | 1985-06-20 | 1985-06-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292412A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314913A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | 相補型ｍｉｓインバ−タ |
| JPH01151820A (ja) * | 1987-12-09 | 1989-06-14 | Sony Corp | 出力回路 |
| JPH02203490A (ja) * | 1989-02-01 | 1990-08-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5073727A (en) * | 1988-06-17 | 1991-12-17 | Harumi Shizu | Cmos inverter with noise reduction feedback means |
| NL9201779A (nl) * | 1991-10-14 | 1993-05-03 | Mitsubishi Electric Corp | Werkwijze en inrichting voor een met hoge snelheid werkend uitgangsorgaan. |
| EP0735676B1 (en) * | 1995-03-29 | 2001-05-23 | Agilent Technologies, Inc. | Predriver circuit for low-noise switching of high currents in a load |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205828A (ja) * | 1983-05-10 | 1984-11-21 | Nec Corp | 出力回路 |
-
1985
- 1985-06-20 JP JP60134641A patent/JPS61292412A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205828A (ja) * | 1983-05-10 | 1984-11-21 | Nec Corp | 出力回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314913A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | 相補型ｍｉｓインバ−タ |
| JPH01151820A (ja) * | 1987-12-09 | 1989-06-14 | Sony Corp | 出力回路 |
| US5073727A (en) * | 1988-06-17 | 1991-12-17 | Harumi Shizu | Cmos inverter with noise reduction feedback means |
| JPH02203490A (ja) * | 1989-02-01 | 1990-08-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| NL9201779A (nl) * | 1991-10-14 | 1993-05-03 | Mitsubishi Electric Corp | Werkwijze en inrichting voor een met hoge snelheid werkend uitgangsorgaan. |
| EP0735676B1 (en) * | 1995-03-29 | 2001-05-23 | Agilent Technologies, Inc. | Predriver circuit for low-noise switching of high currents in a load |
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