JPS5819023A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS5819023A JPS5819023A JP11735581A JP11735581A JPS5819023A JP S5819023 A JPS5819023 A JP S5819023A JP 11735581 A JP11735581 A JP 11735581A JP 11735581 A JP11735581 A JP 11735581A JP S5819023 A JPS5819023 A JP S5819023A
- Authority
- JP
- Japan
- Prior art keywords
- input
- level
- output
- control signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ（以下ＦＥＴと記す。）
で構成されるディジタル信号判別用入力回路、特に雑音
とディジタル信号の識別が要請される場合に使用される
ヒステリシス特性を有する入力回路に関し、振幅の大き
な信号の入力段として使用するか、振幅の小さな入力段
として使用するかを選択可能な入力回路の構成に関する
。
で構成されるディジタル信号判別用入力回路、特に雑音
とディジタル信号の識別が要請される場合に使用される
ヒステリシス特性を有する入力回路に関し、振幅の大き
な信号の入力段として使用するか、振幅の小さな入力段
として使用するかを選択可能な入力回路の構成に関する
。
ディジタル回路においてディジタル信号中に雑音が混在
する場合、たとえば集積回路装置等の入力回路において
は、前述の、いわゆるヒステリシス特性金有する入力回
路を用いて雑音を阻止する方法が知られている。ヒステ
リシス特性を有する入力回路では、入力信号が変動して
も、それに対応する出力信号が変化しない電圧範囲（ヒ
ステリシス幅）を持っている。振幅の大きな信号、たと
えばＣ−ＭＯＳ 等の出力信号を受けるときには。
する場合、たとえば集積回路装置等の入力回路において
は、前述の、いわゆるヒステリシス特性金有する入力回
路を用いて雑音を阻止する方法が知られている。ヒステ
リシス特性を有する入力回路では、入力信号が変動して
も、それに対応する出力信号が変化しない電圧範囲（ヒ
ステリシス幅）を持っている。振幅の大きな信号、たと
えばＣ−ＭＯＳ 等の出力信号を受けるときには。
前記電圧範囲の大きな、ヒステリシス特性を有する入力
回路を用いて雑音を阻止するのだが、ＴＴＬ等の出力振
幅の小さな信号に対しては、前記電圧範囲の小さな入力
回路を用いなければならない。
回路を用いて雑音を阻止するのだが、ＴＴＬ等の出力振
幅の小さな信号に対しては、前記電圧範囲の小さな入力
回路を用いなければならない。
どちらの入力回路を用いるかは、外部回路の差異によっ
て一様でないため、雑音の阻止は外部回路で行なわなけ
ればならない、い＼かえると集積回路内部に作り込めな
いという欠点がめった。
て一様でないため、雑音の阻止は外部回路で行なわなけ
ればならない、い＼かえると集積回路内部に作り込めな
いという欠点がめった。
本発明の目的はこのような欠点を解消し、大振幅信号と
小振幅信号のどちらに対しても雑音阻止のできる汎用性
の高い入力回路を提供することである。
小振幅信号のどちらに対しても雑音阻止のできる汎用性
の高い入力回路を提供することである。
本発明によれば、インバータ回路の出力信号レベル全検
出して、前記インバータ金構成する少なくとも一つの電
界効果トランジスタのソース電位又は基板電位を制御す
る手段を備えてなるヒステリシス特性を有する入力回路
において、前記入力回路の出力信号又は、入力信号の少
なくともいずれか一方と制御信号を用いて前記ソース電
位又は基板電位の制御レベルを変化させることによって
ヒステリシス幅を可変にする手段を備えて彦ること全特
徴とする入力回路が得られる。
出して、前記インバータ金構成する少なくとも一つの電
界効果トランジスタのソース電位又は基板電位を制御す
る手段を備えてなるヒステリシス特性を有する入力回路
において、前記入力回路の出力信号又は、入力信号の少
なくともいずれか一方と制御信号を用いて前記ソース電
位又は基板電位の制御レベルを変化させることによって
ヒステリシス幅を可変にする手段を備えて彦ること全特
徴とする入力回路が得られる。
以下本発明を図面を用いてその一実施例について説明す
る。
る。
第１図は本発明の一実施例を説明する回路接続図で説明
の便宜上ＦＥＴとしてＮチャンネルＭＯ８−ＦＥＴを例
にとって説明する。第１図において■１は入力端子、０
１は出力端子、ＣＩは制御端子、Ｖｃｃ は電源供給
端子、Ｑｌ 、Ｑ２ 、Ｑ３ 、Ｑ４゜Ｑ５はエンハン
スメント型ＭＯ８−Ｆ’ＥＴ 、Ｑ５はデプレッション
型ＭＯ８−ＦＥＴ である。ここで電源供給端子Ｖｃ
ｃには、この入力回路が動作するために充分な正電圧が
印加され、Ｇ点及び各ＦＢＴの基板は零電位に接地され
ている。今、制御信号Ｃ１に零電位に等しい論理“０“
レベル（以下ロウレベルと記す。）が印加されている場
合、従ってＦＢＴ”Ｑ４は遮断状態（以下“ＯＦＦ″′
と記す。）について説明する。入力端子１１にロウレベ
ルが入力されるとＰＥＴ Ｑｌ 、Ｑ２は“ＯＦＦｍ、
！：なり、ＦＢ’ｒ Ｑ３ 、Ｑ５は導通状ａ（以下”
ＯＮ”と記す。）出力０１は電源電圧に等しい論理″１
“レベル（以下ハイレベルと記す。）となる。このとき
ＦＥＴＱ４が“ＯＦＦｍしているのでＦＥＴＱ５が“Ｏ
Ｎ”でも、これはこの回路の動作に無関係である。入力
端子■１が徐）ｆにハイレベルになる過渡的動作におい
ては、入力端子１１が第２図のＶＴＩ点以１になると、
ＦＥＴＱｌは“ＯＮ“するがＦＥＴＱ３も“ＯＮ”して
いるため、Ａ点の電位は電源電圧をＦＥＴＱ３の０８時
の抵抗とＰＥＴＱｌの０８時の抵抗で分割された値とな
り、ＦＥＴＱ２を“ＯＮ“するにはＡ点の電位よシさら
にＶＴＩ高いレベルが印加される必要がある。換言すれ
ば出力０１をロウレベルとするためには入力■１にＶＴ
２ より高いレベルを入力する必要がるる。従ってこの
入力回路の実効的間′醒圧はＶ’ｌ’ｌ からＶＴ２に
上昇したことになり、出力０１は第２図りの軌跡となる
。次に入力１１がハイレベルからロウレベルに変化する
過渡的動作においてはＦＥＴＱｌ、Ｑ２が“ＯＮ“、Ｆ
ＥＴＱ３がＯＦＦ”であるためＡ点の電位はほぼ零電位
である。従ってＰＥＴＱｌ、Ｑ２を“ＯＦＦｍさせるた
めには入力１１にＶＴＩ よシ低いレベルを入力する必
要がある。換言すれば出力Ｏ１２ハイレベルにするため
には、入力■１にＶＴＩより低いレベルを入力する必要
があり、第２図のｒの軌跡となる。この説明で明らかな
ように第２図においてｒとｈで囲まれた入５− 力レベルの範囲においては入力レベルが変化しても出力
０１は変化せずヒステリシス特性を有する。
の便宜上ＦＥＴとしてＮチャンネルＭＯ８−ＦＥＴを例
にとって説明する。第１図において■１は入力端子、０
１は出力端子、ＣＩは制御端子、Ｖｃｃ は電源供給
端子、Ｑｌ 、Ｑ２ 、Ｑ３ 、Ｑ４゜Ｑ５はエンハン
スメント型ＭＯ８−Ｆ’ＥＴ 、Ｑ５はデプレッション
型ＭＯ８−ＦＥＴ である。ここで電源供給端子Ｖｃ
ｃには、この入力回路が動作するために充分な正電圧が
印加され、Ｇ点及び各ＦＢＴの基板は零電位に接地され
ている。今、制御信号Ｃ１に零電位に等しい論理“０“
レベル（以下ロウレベルと記す。）が印加されている場
合、従ってＦＢＴ”Ｑ４は遮断状態（以下“ＯＦＦ″′
と記す。）について説明する。入力端子１１にロウレベ
ルが入力されるとＰＥＴ Ｑｌ 、Ｑ２は“ＯＦＦｍ、
！：なり、ＦＢ’ｒ Ｑ３ 、Ｑ５は導通状ａ（以下”
ＯＮ”と記す。）出力０１は電源電圧に等しい論理″１
“レベル（以下ハイレベルと記す。）となる。このとき
ＦＥＴＱ４が“ＯＦＦｍしているのでＦＥＴＱ５が“Ｏ
Ｎ”でも、これはこの回路の動作に無関係である。入力
端子■１が徐）ｆにハイレベルになる過渡的動作におい
ては、入力端子１１が第２図のＶＴＩ点以１になると、
ＦＥＴＱｌは“ＯＮ“するがＦＥＴＱ３も“ＯＮ”して
いるため、Ａ点の電位は電源電圧をＦＥＴＱ３の０８時
の抵抗とＰＥＴＱｌの０８時の抵抗で分割された値とな
り、ＦＥＴＱ２を“ＯＮ“するにはＡ点の電位よシさら
にＶＴＩ高いレベルが印加される必要がある。換言すれ
ば出力０１をロウレベルとするためには入力■１にＶＴ
２ より高いレベルを入力する必要がるる。従ってこの
入力回路の実効的間′醒圧はＶ’ｌ’ｌ からＶＴ２に
上昇したことになり、出力０１は第２図りの軌跡となる
。次に入力１１がハイレベルからロウレベルに変化する
過渡的動作においてはＦＥＴＱｌ、Ｑ２が“ＯＮ“、Ｆ
ＥＴＱ３がＯＦＦ”であるためＡ点の電位はほぼ零電位
である。従ってＰＥＴＱｌ、Ｑ２を“ＯＦＦｍさせるた
めには入力１１にＶＴＩ よシ低いレベルを入力する必
要がある。換言すれば出力Ｏ１２ハイレベルにするため
には、入力■１にＶＴＩより低いレベルを入力する必要
があり、第２図のｒの軌跡となる。この説明で明らかな
ように第２図においてｒとｈで囲まれた入５− 力レベルの範囲においては入力レベルが変化しても出力
０１は変化せずヒステリシス特性を有する。
次に制御信号Ｃ１がハイレベル、従ってＦＥＴＱ４がＯ
Ｎ“の場合について説明する。入力レベルがロウレベル
からハイレベルに変化する過渡的動作は、はじめ入力レ
ベルがロウレベルであるのでＦＢ’Ｉ’ＱＩ、Ｑ２が“
ＯＦ”Ｆ″し、ＦＥＴ Ｑ３ 。
Ｎ“の場合について説明する。入力レベルがロウレベル
からハイレベルに変化する過渡的動作は、はじめ入力レ
ベルがロウレベルであるのでＦＢ’Ｉ’ＱＩ、Ｑ２が“
ＯＦ”Ｆ″し、ＦＥＴ Ｑ３ 。
Ｑ５は″ＯＮ’″、出力０１はハイレベルである。入力
レベルがＶＴＩを越えると、ＦＥＴＱＩは・ＯＮ・する
がＦ’ＥＴ Ｑ３ 、Ｑ４ 、Ｑ５も“ＯＮ“している
ためＡ点の電位は、電源電圧１ＦＥＴＱ１の０８時の抵
抗と、ＦＥＴ Ｑ３ 、Ｑ４ 、Ｑ５が０８時の合成抵
抗とで分割された値となる。この値はＦＥＴＱ３ 、Ｑ
４ 、Ｑ５の合成抵抗がＱ３だけの場合より小さくなる
ので前述の制御信号Ｃ１がロウレベルの場合よシ高くな
る。従ってＦＢ’ｌ”Ｑ２’ｉ“ＯＮ”させるにはＶＴ
２ よシさらに高いレベルを印加する必要がある。換言
すれば出力０１をロウレベルとするためには入力■１に
ＶＴ３より高いレベルを入力する必要がある。従ってこ
の入力回路の実６− 動的閾電圧はＶＴ２よりＶＴ３に上昇したことになり、
出力０１は第２図ｊの軌跡となる。次に入力レベルがハ
イレベルからロウレベルに変化する過渡的動作において
は、 Ｆ’Ｅ’ｒ Ｑｌ 、 Ｃ２が“ＯＮ″′ＦＥＴ
Ｃ３、Ｃ５が“ＯＦＦ”であるため、前述と同様にし
て入力１１にｖＴｌより低いレベルが入力されれば出力
０１はハイレベルとなシ第２図ｒの軌跡となる。従って
入力レベルが変化しても出力０１が変化しない範囲がさ
らに広がってｒとｊで囲まれた範囲となる。
レベルがＶＴＩを越えると、ＦＥＴＱＩは・ＯＮ・する
がＦ’ＥＴ Ｑ３ 、Ｑ４ 、Ｑ５も“ＯＮ“している
ためＡ点の電位は、電源電圧１ＦＥＴＱ１の０８時の抵
抗と、ＦＥＴ Ｑ３ 、Ｑ４ 、Ｑ５が０８時の合成抵
抗とで分割された値となる。この値はＦＥＴＱ３ 、Ｑ
４ 、Ｑ５の合成抵抗がＱ３だけの場合より小さくなる
ので前述の制御信号Ｃ１がロウレベルの場合よシ高くな
る。従ってＦＢ’ｌ”Ｑ２’ｉ“ＯＮ”させるにはＶＴ
２ よシさらに高いレベルを印加する必要がある。換言
すれば出力０１をロウレベルとするためには入力■１に
ＶＴ３より高いレベルを入力する必要がある。従ってこ
の入力回路の実６− 動的閾電圧はＶＴ２よりＶＴ３に上昇したことになり、
出力０１は第２図ｊの軌跡となる。次に入力レベルがハ
イレベルからロウレベルに変化する過渡的動作において
は、 Ｆ’Ｅ’ｒ Ｑｌ 、 Ｃ２が“ＯＮ″′ＦＥＴ
Ｃ３、Ｃ５が“ＯＦＦ”であるため、前述と同様にし
て入力１１にｖＴｌより低いレベルが入力されれば出力
０１はハイレベルとなシ第２図ｒの軌跡となる。従って
入力レベルが変化しても出力０１が変化しない範囲がさ
らに広がってｒとｊで囲まれた範囲となる。
従って、制御信号Ｃ１のハイ又はロウによってヒステレ
シス幅全変化させることができる。
シス幅全変化させることができる。
第３図は本発明の他の実施例金示す回路接続図であシ、
入力信号と制御信号全便った例である。
入力信号と制御信号全便った例である。
詳しく動作を説明することは省略するが、この例では、
制御信号Ｃ２がハイレベルで入出力特性は第２図ｒとｈ
の軌跡となＬ制御信号Ｃ２がロウレベルで第２図ｒとｊ
の軌跡となり、同様の効果が得られる。
制御信号Ｃ２がハイレベルで入出力特性は第２図ｒとｈ
の軌跡となＬ制御信号Ｃ２がロウレベルで第２図ｒとｊ
の軌跡となり、同様の効果が得られる。
以上の説明で明らかなように制御信号Ｃ１ｉハイレベル
（第３図の例では制御信号Ｃ２ｅロウレベル）にするこ
とによって入力レベルが変化しても出力レベルが変化し
ない範囲が広くなり大振幅の入力信号の雑音阻止が可能
になり、制御信号Ｃ１をロウレベル（第３図の例では制
御信号０２をハイレベル）にすることによって前記範囲
が狭くか９、小振幅入力信号の雑音阻止が可能となる。
（第３図の例では制御信号Ｃ２ｅロウレベル）にするこ
とによって入力レベルが変化しても出力レベルが変化し
ない範囲が広くなり大振幅の入力信号の雑音阻止が可能
になり、制御信号Ｃ１をロウレベル（第３図の例では制
御信号０２をハイレベル）にすることによって前記範囲
が狭くか９、小振幅入力信号の雑音阻止が可能となる。
このように、入力信号に応じて前記範囲の大小を、制御
信号、ＣＩ、Ｃ２によυ任意に選択可能となり、非常に
汎用性の高い入力回路を構成できる。
信号、ＣＩ、Ｃ２によυ任意に選択可能となり、非常に
汎用性の高い入力回路を構成できる。
以上の説明はソース電位全変化させる場合について行な
ったが、電界効果トランジスタの基板電位全変化させて
同様の効果のある入力回路を構成することは当業者にと
っては改めて例をあげて説明するまでもなく明らかなこ
とである。
ったが、電界効果トランジスタの基板電位全変化させて
同様の効果のある入力回路を構成することは当業者にと
っては改めて例をあげて説明するまでもなく明らかなこ
とである。
第１図は本発明の一実施例を示す回路接続図、第２図は
第１図の回路の入出力特性を示す図、第３図は本発明の
他の実施例を示す回路接続図である。 ＩＩ、Ｉ２ ・入力端子、０１，０２・・・・・・出
力端子、Ｃ１，Ｃ２・・・・制御端子、Ｖｃｃ・・・・
電源供給端子、Ｑｌ 、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ７
、Ｃ８゜Ｑ９．ＱＩＯ，Ｑｌｌ ・・・・・・エンハン
スメント型、電界効果トランジスタ、Ｃ６，Ｃ１２・・
デブレッ＝９−
第１図の回路の入出力特性を示す図、第３図は本発明の
他の実施例を示す回路接続図である。 ＩＩ、Ｉ２ ・入力端子、０１，０２・・・・・・出
力端子、Ｃ１，Ｃ２・・・・制御端子、Ｖｃｃ・・・・
電源供給端子、Ｑｌ 、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ７
、Ｃ８゜Ｑ９．ＱＩＯ，Ｑｌｌ ・・・・・・エンハン
スメント型、電界効果トランジスタ、Ｃ６，Ｃ１２・・
デブレッ＝９−
Claims (1)
- インバータ回路の出力信号レベルを検出して、前記イン
バークを構成する少なくとも一つの′電界効果トランジ
スタのソース電位又は基板電位を制御する手段を備えて
なるヒステリシス特性を有する入力回路において、前記
入力回路の出力信号又は前記入力信号の少なくともいず
れか一方と、制御信号を用いて前記ソース電位又は基板
電位の制御レベルを変化させることによってヒステリシ
ス幅を可変にする手段を備えてなることを特命とする入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11735581A JPS5819023A (ja) | 1981-07-27 | 1981-07-27 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11735581A JPS5819023A (ja) | 1981-07-27 | 1981-07-27 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819023A true JPS5819023A (ja) | 1983-02-03 |
Family
ID=14709627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11735581A Pending JPS5819023A (ja) | 1981-07-27 | 1981-07-27 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218451A2 (en) * | 1985-09-30 | 1987-04-15 | Kabushiki Kaisha Toshiba | Schmitt circuit |
-
1981
- 1981-07-27 JP JP11735581A patent/JPS5819023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218451A2 (en) * | 1985-09-30 | 1987-04-15 | Kabushiki Kaisha Toshiba | Schmitt circuit |
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