JPH0334363A

JPH0334363A - 半導体集積回路の製造方法

Info

Publication number: JPH0334363A
Application number: JP16945989A
Authority: JP
Inventors: Hiroaki Okubo; 宏明大窪
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-29
Filing date: 1989-06-29
Publication date: 1991-02-14
Anticipated expiration: 2013-12-02
Also published as: JP2830089B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、バイポーラトランジスタとＭＯＳＦＥＴとを
同一のシリコン基板上に集積した半導体集積回路の製造
方法に関し、特にＭＯＳＦＥＴがＬ　Ｄ　Ｄ構造となる
ものに関する。

し従来の技術〕近年、半導体集積回路では、高速化、高集積化の要請か
ら、バイポーラトランジスタとＭＯＳＦＥＴとを同一の
シリコン基板上に集積することが行なわれている。また
、ＭＯＳＦＥＴに関しては、ゲート電極に絶縁膜による
側壁（サイドウオール〉が設けら、れ、サイドウオール
トランジスタ、あるいは、ＬＤＤ）ランジスタとするこ
とが行なわれている。

従来のこの種の製造方法の一例を第３図（ａ）〜（Ｃ＞
に示す。

ＮＰＮ型バイポーラ）−ランジスタとＬＤＤ横遣のＮチ
ャネルＭＯＳＦＥＴの場合では、Ｐ型シリコン基板１と
その上に設けられたＮ型のエピタキシャル層４との境界
に、高濃度のＮ＋＋埋込層２とＰ型埋込層３とがそれぞ
れ形成されている。第３図（ａ）に示すように、ウェー
ハ表面に素子分離用のフィールド酸化膜６が設けられ、
Ｍ　ＯＳ　ＦＥＴのゲート酸化膜７、ゲート電極８が形
成される。つづいてフォトレジストとゲート電極をマス
クにしてＭ２Ｓ部にイオン注入を行ない、ｎ−型低濃度
ソース、ドレイン拡散層９が設けられ、ウェーハ全面に
堆積した酸化膜のエッチバックにより、ゲート電極８に
側壁（サイドウオールし）２０が形成される。

ひきつづいて第３図（ｂ＞に示すように、イオン注入に
よりベース拡散層１１を形成したのち、アルミマスクパ
ターン２２を用いたイオン注入によりグラフトベース拡
散層２３を形成する。

つぎに第３図（ｃ）に示すように、Ｍ２Ｓ部にＮ＋型嵩
高濃度ソースドレイン拡散層２１を形成したのち、酸化
膜１３をウェーハ全面に形成し、コンタクト孔を開目し
てから、ひ素をドープしたエミッタ電ｆ！】５を設け、
このエミッタ電極から・ひ素を拡散させて、エミッタ拡
散層１７が形成される。そのあと層間絶縁膜２４、アル
ミニウム配線２５を順次形成づ゛るというものであった
。

〔発明が解決しようとする課題〕

前項で述べた従来の製造方法では、ＭＯＳＦＥＴのサイ
ドウオールを形成する際に、ＲＩＥによるエッチバック
がバイポーラトランジスタ形成領域（特にエミッタ形成
領域）のシリコン表面にダメージを与えてしまう。

、二のため、エッチバック工程においては、オーバーエ
ツチングを最小限に止めなければならないという厳しい
制限がつきまとっていた。

（課題を解決するための手段〕本発明の製造方法においては、バイポーラトランジスタ
とＭ　ＯＳ　Ｆ　Ｅ　Ｔとを同一のシリコン基板上に集
積した半導体集積回路の製造方法において、まずＭＯＳ
ＦＥＴの側壁（サイドウオール）となる第１の絶縁膜を
ウェーハ全面に堆積させたのち、エミッタ形成領域に開
口を設ける。ウェーハ全面に多結晶シリコンを堆積させ
、これに不純物を導入する。熱拡散によって、この不純
物をシリコン基板内まで拡散させることにより、エミッ
タ拡散層を形成する。

そのあとウェーハ全面に第２の絶縁膜を堆積させ、フォ
トレジストパターンをマスクとして、第２の絶縁膜と多
結晶シリコン膜をエツチングし、エミッタ電極を形成す
る。つづいてフォトレジスト・パターンをマスクとして
第１の絶縁膜をエッチバックして、Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔの側壁（サイドウオール）を形成する。さらにＭ２Ｓ
部にイオン注入を行ない、ソース、ドレイン拡散層を形
成し、エミッタ電極とその上にある第２の絶縁膜をマス
クとしてベース領域にイオン注入を行ない、グラフトベ
ース拡散層を形成する。

〔実施例〕つぎに本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）〜（ｉ）は、本発明の第１の実施例におけ
る半導体集積回路を製造工程順に示す断面図である。こ
の半導体集積回路はＮＰＮ型バイポーラトランジスタと
ＬＤＤｆｌ造のＮチャネル性Ｏ８ＦＥＴとから構成され
ている。

まず第１図（ａ＞に示すように、Ｐ型シリコン基板１の
表面にひ素によるＮ“型埋込層２およびほう素によるＰ
型埋込層３をそれぞれ形成したのち、ウェーハ全面にＮ
型エピタキシャル層４を堆積する。

つぎにＮチャネル性Ｏ８ＦＥＴを形成する領域および分
離領域にＰウェル５を設ける。すなわちフォトレジスト
パターンをマスクとしてほう素をイオン注入してから、
高温の熱処理を行なって深いＰウェル５を形成する。

つぎに素子分離領域にフィールド酸化膜６を設けたのち
、ゲート酸化膜７を形成し、Ｍ２Ｓ部にはりんドープの
多結晶シリコンによるゲート電極８を設ける。つぎに第
１図（ｂ）に示すようにフォトレジストパターン１０お
よびゲート電極８をマスクにして、りんのイオン注入を
行ない、ＬＤＤとなるＮ型の低濃度ソース、ドレイン拡
散層９を形成する。

つぎに第１　ｔｅｌ　（Ｃ）に示すように、フォトレジ
ストパターン１２をマスクにして、はう素のイオン注入
を行ない、ベース拡散層】】、を形成する。

つぎに第１図（ｄ）に示すように、側壁の材料である第
１の絶縁膜〈ここでは酸化膜）１３をウェーハ全面に堆
積したのち、エミッタ形成鎖酸の酸化膜に開孔を設け、
シリコン表面を露出させ、エミッタ用コンタクト１４を
形成する。

つぎに第１図（ｅ）に示すように、エミッタ電極となる
多結晶シリコン膜１５をウェーハ全面に堆積し、イオン
注入により、ひ素をドープする。

エミッタコンタクト部において、ひ素はその後の熱処理
により、多結晶シリコン膜１５からベース拡散層１１へ
拡散し、エミッタ拡散層１７を形成する６そのあとウェ
ーハ全面に第２の絶縁膜である凍化１！５！１８を成長
させる。

つぎに第１図（ｆ）に示すよつに、フォトレジストパタ
ーン１９をマスクにして、酸化膜１８および多結晶シリ
コン膜１５（図示せず〉をエツチングして、エミッタ電
極１６を形成する。この上・ソチングにより、エミッタ
電極部以外の領域で、第１の絶縁膜である酸化膜１３が
完全に露出される。。

つぎに第１［１ｉｔ（ｇ）に示すように、フォトレジス
トパターン１９をマスクにして、異方性工・ソチング（
ＲＩＥ）にて、第１の絶縁膜（酸化膜１３）の工・ソチ
バツクを行なう。これによって、ゲート電極には側壁（
サイドウオール〉２０が設けられ、バイポーラ部のうち
エミッタ電極１６、酸化Ｉ漠１８、フォトレジストパタ
ーン１９の３層膜で覆われていない部分のシリコン面が
露出される。

ここで、エミッタ拡散層の領域は、前述の３層膜に覆わ
れているため、エッチバックによるダメージを受けるこ
とはない。

つぎに第１図（ｈ）に示すように、フォトレジストパタ
ーン１９を除去したのち、ゲート電［ｉ８とサイドウオ
ール２０をマスクにして、Ｍ２Ｓ部にひ素のイオン注入
を行ない、Ｎ“型高濃度ソース、トレイン拡散層２１を
設ける。つづいてエミッタ電極１６と酸化膜１８の２層
膜、およびアルミパターン２２をマスクにしてバイポー
ラ部にほう素のイオン注入を行ない、Ｐ＋型高濃度グラ
フトベース拡散層２３を設ける。このとき、グラフトベ
ース拡散層２３は、エミッタ電極１６に対して自己整合
的に形成される。エミッタ電極１６は、はとんどマスク
パターン通りに形成されるので、設計時にグラフＩ・ベ
ース拡散層とエミッタ拡ｒｌｉ層との間に寸法余裕を見
込む必要がない。したがってベースコンタクト、エミッ
タコンタクト間が縮小できるため、ヘース部の寄生容量
や寄生抵抗が低減される。また、はう素のイオン注入の
とき、エミッタ電極１．６上面は、第２の絶縁膜である
酸化膜１８で覆われているため、ひ素ドープのエミッタ
電極１６中に、逆導電型のほう素が注入されることはな
い。たとえば、はう素のイオン注入エネルギー３０〜５
０　ｋ　ｅ　Ｖに対して、第２の絶縁膜１．８は、酸化
膜の場合、２０００〜４０００人あれば充分である。

つぎに第１図＜ｉ＞に示すように、従来の製造方法と同
様に、層間絶縁膜２４をウェーハ全面に形成し、コンタ
クト孔を開口したのち、アルミニウム配線２５を設ける
ことによって半導体集積回路が完成する。

第２図は本発明の第２の実施例における半導体集積回路
を製造工程順に示す断面図である。

本実施例は、前記第１の実施例のうち、ゲート電極とな
る多結晶シリコン膜の代りに多結晶シリコン膜とタング
ステンシリサイド膜を積層したポリサイド膜２６をゲー
ト電極に用いている。

また、＠壁の材料となる第１の絶縁膜として窒化１摸を
用いることもできる。

製造方法として、は、第１図（ａ）〜（ｉ）と全く同様
である。

この実施例では、層抵抗の小さいポリサイド膜を用いる
ので、ゲートの入力抵抗を低減できる利点がある。

し発明の効果〕本発明においては、ＭＯＳＦＥＴのサイドウオール材の
エッチバックの前にエミッタ拡散層、エミッタ電極を形
成し、このエミッタ電極とその上面に形成されている絶
縁膜とフォトレジストの３層パターンをエミッタ拡散層
のマスクとして、サイドウオールのエッチバックを行な
うので、エミッタ拡散層にＲＩＥによる表面損傷を与え
ることがない（バイポーラトランジスタの特性劣化を防
止することができる）。

また、グラフトベース形成時のイオン注入０際、エミッ
タ電極と絶縁膜の２層パターンをマスクとして用いるこ
とにより、エミッタ電極のパターンに対して自己整合的
にグラフトベース拡散層を形成することができ、従来の
製造方法に比べて、ベース部の寄生容量や寄生抵抗を減
少させる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の第１の実施例における
半導体集積回路を製造工程順に示す断面図、第２図は本
発明の第２の実施例における半導体集積回路の一製造工
程を示す断面図、第３図（ａ）〜（ｃ）は、従来技術の
半導体集積回路を製造工程順に示す断面図である。１・・Ｐ型シリコン基板、２・・・Ｎ＋型埋込層、３・
・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５・・
・Ｐｙ′７エル、６・・・フィールド酸化膜、７・・・
ゲート酸化膜、８・・・ゲート電極、９・・・Ｎ−型低
濃度ソース、ドレイン拡散層、１０・・・フォトレジス
トパターン、１１・・ベース拡散層、１２・・・フォト
レジスト・パターン、１３・・・酸化膜、１４・・・エ
ミッタ用コンタクト、１５・・・多結晶シリコン膜、１
６・・・エミッタ電極、１７・・・エミッタ拡散層、１
８・・・酸化膜、１９・・・７オトレジストパターン、
２０・・・側壁（サイドウオール）、２２・・・アルミ
マスクパターン、２３・・・Ｐ＋型高濃度グラフトベー
ス拡散層、２４・・・層間絶縁膜、２５・・・アルミニ
ウム配線、２６・・・ポリサイドゲート電極、２７・・
・窒化膜。

Claims

【特許請求の範囲】

（１）バイポーラトランジスタとＭＯＳＦＥＴとを同一
のシリコン基板上に集積した半導体集積回路の製造方法
において、素子分離用のフィールド酸化膜、ＭＯＳＦＥ
Ｔのゲート酸化膜、ゲート電極およびバイポーラトラン
ジスタのベース拡散層をそれぞれ形成したのち、ウェー
ハ全面に第１の絶縁膜を形成する工程と、バイポーラト
ランジスタのエミッタ形成領域上の前記第１の絶縁膜に
開口部を設けて、シリコン基板面を露出させる工程と、
ウェーハ全面に多結晶シリコン膜を堆積してこれに不純
物導入を行ない、前記開口部において前記不純物を多結
晶シリコン膜からシリコン基板内へ拡散させ、エミッタ
拡散層を形成する工程と、ウェーハ全面に第２の絶縁膜
を形成する工程と、フォトレジストパターンをマスクと
して前記第２の絶縁膜と多結晶シリコン膜をエッチング
してエミッタ電極を形成する工程と、前記フォトレジス
トパターンをマスクとして前記第１の絶縁膜のエッチバ
ックを行ない、ＭＯＳＦＥＴのゲート電極に側壁を設け
るとともに、ベース領域内でエミッタ電極に覆われてい
ない部分のシリコン基板面を露出させる工程と、前記フ
ォトレジストパターンを除去したのち、ゲート電極およ
び側壁をマスクとしてソース・ドレイン拡散層を形成す
る工程と、第２の絶縁膜とエミッタ電極をマスクとして
ベース領域にイオン注入を行ない、グラフトベース拡散
層を形成する工程とを含むことを特徴とする半導体集積
回路の製造方法。
（２）ゲート電極形成後、ゲート電極をマスクとしてソ
ース、ドレイン領域にイオン注入を行ない、低濃度不純
物拡散層を形成してから、前記第１の絶縁膜を形成する
ことにより、ＭＯＳＦＥＴをＬＤＤ構造とすることを特
徴とする請求項１記載の半導体集積回路の製造方法。