JPH11135739A - Ｄｒａｍチップの改良された製造法 - Google Patents
Ｄｒａｍチップの改良された製造法Info
- Publication number
- JPH11135739A JPH11135739A JP10243665A JP24366598A JPH11135739A JP H11135739 A JPH11135739 A JP H11135739A JP 10243665 A JP10243665 A JP 10243665A JP 24366598 A JP24366598 A JP 24366598A JP H11135739 A JPH11135739 A JP H11135739A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- gate
- peripheral
- dram chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 230000002093 peripheral effect Effects 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000002347 injection Methods 0.000 claims abstract 2
- 239000007924 injection Substances 0.000 claims abstract 2
- 239000012212 insulator Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 20
- 239000000654 additive Substances 0.000 claims description 9
- 230000000996 additive effect Effects 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 3
- 239000000243 solution Substances 0.000 abstract 1
- 239000007943 implant Substances 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 添加不純物の横方向拡散が防止されおよび接
合部における高電界によるストレスが小さい、ＤＲＡＭ
チップの製造法を提供する。 【解決手段】 ＤＲＡＭチップ１０のメモリ・セル・ア
レイ領域１２の中に、メモリ・セル・ゲート２６が沈着
される。ＤＲＡＭチップの周縁領域の中に、周縁ゲート
３２が沈着される。基板の第１チャンネル領域および第
２チャンネル領域の主として外側に配置された基板の複
数個の第１ソース領域およびドレイン領域３０の中に、
第１添加不純物が第１濃度を有するように注入される。
次に、側壁が周縁ゲート３２に隣接して作成される。そ
れと同時に、ＤＲＡＭチップ１０のメモリ・セル・アレ
イ領域の上に、絶縁体層２８が作成される。ＤＲＡＭチ
ップ１０の周縁領域１４の中の基板の複数個の第２ソー
ス領域およびドレイン領域３６の中に、第２添加不純物
が第２濃度を有するように注入される。この第２添加不
純物の注入は、側壁および絶縁体層により阻止される。
合部における高電界によるストレスが小さい、ＤＲＡＭ
チップの製造法を提供する。 【解決手段】 ＤＲＡＭチップ１０のメモリ・セル・ア
レイ領域１２の中に、メモリ・セル・ゲート２６が沈着
される。ＤＲＡＭチップの周縁領域の中に、周縁ゲート
３２が沈着される。基板の第１チャンネル領域および第
２チャンネル領域の主として外側に配置された基板の複
数個の第１ソース領域およびドレイン領域３０の中に、
第１添加不純物が第１濃度を有するように注入される。
次に、側壁が周縁ゲート３２に隣接して作成される。そ
れと同時に、ＤＲＡＭチップ１０のメモリ・セル・アレ
イ領域の上に、絶縁体層２８が作成される。ＤＲＡＭチ
ップ１０の周縁領域１４の中の基板の複数個の第２ソー
ス領域およびドレイン領域３６の中に、第２添加不純物
が第２濃度を有するように注入される。この第２添加不
純物の注入は、側壁および絶縁体層により阻止される。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
半導体デバイスに関する。さらに詳細にいえば、本発明
はＤＲＡＭチップを製造するための改良された方法に関
する。
半導体デバイスに関する。さらに詳細にいえば、本発明
はＤＲＡＭチップを製造するための改良された方法に関
する。
【０００２】
【発明が解決しようとする課題】ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ、dynamic random acc
ess memory）アレイを製造する際、典型的な場合、ゲー
ト材料はチャンネル領域の上の絶縁体層の上でパターン
に作成される。ゲート材料は、典型的な場合、ゲートの
頂部の上に沈着された絶縁性の誘電体材料により取り囲
まれ、およびゲートの側面の全体が薄い側壁により取り
囲まれる。この誘電体材料は、ゲートの両側に作成され
る自己整合したソース接触体およびドレイン接触体から
ゲートを絶縁する役割を果たす。
ム・アクセス・メモリ（ＤＲＡＭ、dynamic random acc
ess memory）アレイを製造する際、典型的な場合、ゲー
ト材料はチャンネル領域の上の絶縁体層の上でパターン
に作成される。ゲート材料は、典型的な場合、ゲートの
頂部の上に沈着された絶縁性の誘電体材料により取り囲
まれ、およびゲートの側面の全体が薄い側壁により取り
囲まれる。この誘電体材料は、ゲートの両側に作成され
る自己整合したソース接触体およびドレイン接触体から
ゲートを絶縁する役割を果たす。
【０００３】ＤＲＡＭアレイでは、典型的な場合には、
絶縁体側壁の厚さはアレイの設計ルールとピッチとによ
り決定される。例えば、０．３マイクロメートルの設計
ルールおよび０．６マイクロメートルのピッチ設計の場
合、側壁の厚さは５００オングストローム〜７００オン
グストロームであることができる。さらに小型の設計ル
ールの場合には、側壁の厚さは３００オングストローム
よりもさらに小さくすることができる。
絶縁体側壁の厚さはアレイの設計ルールとピッチとによ
り決定される。例えば、０．３マイクロメートルの設計
ルールおよび０．６マイクロメートルのピッチ設計の場
合、側壁の厚さは５００オングストローム〜７００オン
グストロームであることができる。さらに小型の設計ル
ールの場合には、側壁の厚さは３００オングストローム
よりもさらに小さくすることができる。
【０００４】ＤＲＡＭアレイはチップの上で、典型的な
場合には、金属・酸化物・半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）を備えた周縁回路により取り囲まれ
る。チップを製造する際の効率を最大にするために、Ｄ
ＲＡＭアレイを作成するのに用いられるゲートの沈着お
よび絶縁の段階を用いて、典型的には、周縁ＭＯＳＦＥ
Ｔゲートの作成が同時に行われる。その結果、周縁ＭＯ
ＳＦＥＴゲートを絶縁する側壁は、ＤＲＡＭアレイの中
の側壁と同じ厚さを有するであろう。
場合には、金属・酸化物・半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）を備えた周縁回路により取り囲まれ
る。チップを製造する際の効率を最大にするために、Ｄ
ＲＡＭアレイを作成するのに用いられるゲートの沈着お
よび絶縁の段階を用いて、典型的には、周縁ＭＯＳＦＥ
Ｔゲートの作成が同時に行われる。その結果、周縁ＭＯ
ＳＦＥＴゲートを絶縁する側壁は、ＤＲＡＭアレイの中
の側壁と同じ厚さを有するであろう。
【０００５】この周縁側壁の厚さは、ＭＯＳＦＥＴゲー
ト絶縁体側壁に対して最適の厚さではないかも知れな
い。例えば、ソース領域およびドレイン領域の多量に不
純物が添加された部分をチャンネル領域から分離するた
めに、ソース／ドレイン注入は、典型的には、ゲートお
よび周縁ＭＯＳＦＥＴの作成の後に周縁ＭＯＳＦＥＴに
対して実行される。この分離は、ソース／ドレイン添加
不純物のチャンネルへの横方向拡散を防止するために必
要であり、そしてソース・チャンネル接合およびドレイ
ン・チャンネル接合における高い電界によりＭＯＳＦＥ
Ｔに加えられるストレスを小さくするために必要であ
る。
ト絶縁体側壁に対して最適の厚さではないかも知れな
い。例えば、ソース領域およびドレイン領域の多量に不
純物が添加された部分をチャンネル領域から分離するた
めに、ソース／ドレイン注入は、典型的には、ゲートお
よび周縁ＭＯＳＦＥＴの作成の後に周縁ＭＯＳＦＥＴに
対して実行される。この分離は、ソース／ドレイン添加
不純物のチャンネルへの横方向拡散を防止するために必
要であり、そしてソース・チャンネル接合およびドレイ
ン・チャンネル接合における高い電界によりＭＯＳＦＥ
Ｔに加えられるストレスを小さくするために必要であ
る。
【０００６】したがって、もしＤＲＡＭの設計ルールが
周縁領域の中に十分に厚い側壁を許容しないならば、チ
ャンネルの中への横方向拡散のために与えられた実効チ
ャンネル長を保持するのに、周縁ＭＯＳＦＥＴの物理的
チャンネル長を増加させなければならない。ソース・チ
ャンネル接合およびドレイン・チャンネル接合における
増大したストレスのために、周縁ＭＯＳＦＥＴの特性が
また影響を受けるであろう。
周縁領域の中に十分に厚い側壁を許容しないならば、チ
ャンネルの中への横方向拡散のために与えられた実効チ
ャンネル長を保持するのに、周縁ＭＯＳＦＥＴの物理的
チャンネル長を増加させなければならない。ソース・チ
ャンネル接合およびドレイン・チャンネル接合における
増大したストレスのために、周縁ＭＯＳＦＥＴの特性が
また影響を受けるであろう。
【０００７】
【課題を解決するための手段】したがって、ＤＲＡＭチ
ップの製造法において、先行技術の欠点および欠陥を処
理することが要請されている。
ップの製造法において、先行技術の欠点および欠陥を処
理することが要請されている。
【０００８】ＤＲＡＭチップを作成する改良された方法
が開示される。この方法に従い、ＤＲＡＭチップのメモ
リ・セル・アレイ領域の中に、メモリ・セル・ゲートが
沈着される。メモリ・セル・ゲートは、基板の第１チャ
ンネル領域の上に配置される。ＤＲＡＭチップの周縁領
域の中に、周縁ゲートが沈着される。この周縁ゲート
は、基板の第２チャンネル領域の上に配置される。基板
の第１チャンネル領域および第２チャンネル領域の主と
して外側に配置された基板の複数個の第１ソース領域お
よびドレイン領域の中に、第１添加不純物が第１濃度を
有するように注入される。次に、側壁が周縁ゲートに隣
接して作成される。それと同時に、ＤＲＡＭチップのメ
モリ・セル・アレイ領域の上に、絶縁体層が作成され
る。ＤＲＡＭチップの周縁領域の中の基板の複数個の第
２ソース領域およびドレイン領域の中に、第２添加不純
物が第２濃度を有するように注入される。この第２添加
不純物の注入は、側壁および絶縁体層により阻止され
る。
が開示される。この方法に従い、ＤＲＡＭチップのメモ
リ・セル・アレイ領域の中に、メモリ・セル・ゲートが
沈着される。メモリ・セル・ゲートは、基板の第１チャ
ンネル領域の上に配置される。ＤＲＡＭチップの周縁領
域の中に、周縁ゲートが沈着される。この周縁ゲート
は、基板の第２チャンネル領域の上に配置される。基板
の第１チャンネル領域および第２チャンネル領域の主と
して外側に配置された基板の複数個の第１ソース領域お
よびドレイン領域の中に、第１添加不純物が第１濃度を
有するように注入される。次に、側壁が周縁ゲートに隣
接して作成される。それと同時に、ＤＲＡＭチップのメ
モリ・セル・アレイ領域の上に、絶縁体層が作成され
る。ＤＲＡＭチップの周縁領域の中の基板の複数個の第
２ソース領域およびドレイン領域の中に、第２添加不純
物が第２濃度を有するように注入される。この第２添加
不純物の注入は、側壁および絶縁体層により阻止され
る。
【０００９】本発明の１つの実施例では、第１添加不純
物と第２添加不純物とは同じであり、そして複数個の第
２領域の中の添加不純物濃度は複数個の第１領域の中の
添加不純物濃度よりも大きい。
物と第２添加不純物とは同じであり、そして複数個の第
２領域の中の添加不純物濃度は複数個の第１領域の中の
添加不純物濃度よりも大きい。
【００１０】本発明の１つの技術的な利点は、この方法
により、多量の不純物が添加された領域をチャンネル領
域から分離したまま、さらに多量の不純物が添加された
ソース領域およびドレイン領域をＤＲＡＭチップの周縁
領域の中に作成することが可能であることである。また
別の技術的な利点は、チャンネル領域への拡散が減少す
ることであり、それによりさらに小型の設計ルールを用
いることが可能になることである。また別の技術的な利
点は、ソース・チャンネル接合およびドレイン・チャン
ネル接合におけるストレスが減少することである。さら
に、前記で説明した方法はＤＲＡＭセル・アレイそれ自
身の作成には影響を与えない。なおさらに別の技術的な
利点は、この方法で付加される段階は本質的に自己整合
な段階であるために、ＤＲＡＭチップの製造工程全体の
「マスキング・レベル」が増加しないことである。
により、多量の不純物が添加された領域をチャンネル領
域から分離したまま、さらに多量の不純物が添加された
ソース領域およびドレイン領域をＤＲＡＭチップの周縁
領域の中に作成することが可能であることである。また
別の技術的な利点は、チャンネル領域への拡散が減少す
ることであり、それによりさらに小型の設計ルールを用
いることが可能になることである。また別の技術的な利
点は、ソース・チャンネル接合およびドレイン・チャン
ネル接合におけるストレスが減少することである。さら
に、前記で説明した方法はＤＲＡＭセル・アレイそれ自
身の作成には影響を与えない。なおさらに別の技術的な
利点は、この方法で付加される段階は本質的に自己整合
な段階であるために、ＤＲＡＭチップの製造工程全体の
「マスキング・レベル」が増加しないことである。
【００１１】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明をさらに完全に理解することができ、そし
て本発明のその他の特徴および利点をさらに完全に理解
することができる。
より、本発明をさらに完全に理解することができ、そし
て本発明のその他の特徴および利点をさらに完全に理解
することができる。
【００１２】図１は、ＤＲＡＭチップ１０の一部分の平
面図である。ＤＲＡＭチップ１０は、メモリ・セル・ア
レイ領域１２および周縁回路領域１４を有する。メモリ
・セル・アレイ領域１２は、複数個のワード線路１６お
よび複数個の活性領域１８を有する。フィールド酸化物
２０が活性領域１８を取り囲んでいる。
面図である。ＤＲＡＭチップ１０は、メモリ・セル・ア
レイ領域１２および周縁回路領域１４を有する。メモリ
・セル・アレイ領域１２は、複数個のワード線路１６お
よび複数個の活性領域１８を有する。フィールド酸化物
２０が活性領域１８を取り囲んでいる。
【００１３】周縁領域１４には、１個の活性領域２２と
１個のワード線路２４とが例示の目的で示されている。
けれども、周縁領域１４は多数個のＭＯＳＦＥＴや他の
回路エレメントを有することが可能であることは理解さ
れるであろう。
１個のワード線路２４とが例示の目的で示されている。
けれども、周縁領域１４は多数個のＭＯＳＦＥＴや他の
回路エレメントを有することが可能であることは理解さ
れるであろう。
【００１４】図２Ａ〜図２Ｄは、本発明に従ってＤＲＡ
Ｍチップ１０を製造する方法を示した図である。図２Ａ
は、ＤＲＡＭチップ１０の横断面を示した図である。メ
モリ・セル・アレイ領域１２の中では、ワード線路１６
の断面を備えた２個のゲート２６が絶縁体層２７の上に
配置され、そして１個の活性領域１８を横断して延長さ
れている。活性領域１８は、従来の方法を用いて作成さ
れた不純物が添加されたウエルで構成されることができ
る。ゲート２６は、多結晶シリコンまたは他の導電材料
で構成することができる。分離トレンチの中に配置され
るフィールド酸化物２０は、活性領域１８を隣接する活
性領域から分離する役割を果たす。
Ｍチップ１０を製造する方法を示した図である。図２Ａ
は、ＤＲＡＭチップ１０の横断面を示した図である。メ
モリ・セル・アレイ領域１２の中では、ワード線路１６
の断面を備えた２個のゲート２６が絶縁体層２７の上に
配置され、そして１個の活性領域１８を横断して延長さ
れている。活性領域１８は、従来の方法を用いて作成さ
れた不純物が添加されたウエルで構成されることができ
る。ゲート２６は、多結晶シリコンまたは他の導電材料
で構成することができる。分離トレンチの中に配置され
るフィールド酸化物２０は、活性領域１８を隣接する活
性領域から分離する役割を果たす。
【００１５】それぞれのゲート２６の上には絶縁体層２
８が配置される。絶縁体層２８は、絶縁体層２７と同じ
ように、二酸化シリコン、窒化シリコンまたは他の絶縁
体材料で構成することができる。ゲート２６および絶縁
体層２８は、従来の方法に従って沈着され、そしてパタ
ーンに作成され、そしてエッチングが行われる。ゲート
２６が作成された後、少量の不純物が添加されたドレイ
ン（ＬＤＤ、lightlydoped drain ）注入がよく知られ
た方法を用いて実行され、それによりソース領域および
ドレイン領域３０が作成される。この注入は、リン、ヒ
素またはアンチモンのようなＮ形添加不純物を用いて実
行することができる。またはそれとは異なって、Ｐ形添
加不純物を用いることもできる。ゲート２６および絶縁
体層２８は、注入がゲート２６の下の領域に到達するの
を防止する。
８が配置される。絶縁体層２８は、絶縁体層２７と同じ
ように、二酸化シリコン、窒化シリコンまたは他の絶縁
体材料で構成することができる。ゲート２６および絶縁
体層２８は、従来の方法に従って沈着され、そしてパタ
ーンに作成され、そしてエッチングが行われる。ゲート
２６が作成された後、少量の不純物が添加されたドレイ
ン（ＬＤＤ、lightlydoped drain ）注入がよく知られ
た方法を用いて実行され、それによりソース領域および
ドレイン領域３０が作成される。この注入は、リン、ヒ
素またはアンチモンのようなＮ形添加不純物を用いて実
行することができる。またはそれとは異なって、Ｐ形添
加不純物を用いることもできる。ゲート２６および絶縁
体層２８は、注入がゲート２６の下の領域に到達するの
を防止する。
【００１６】周縁領域１４では、１個のゲート３２およ
び絶縁体層３４が活性領域２２の上に配置される。ゲー
ト３２および絶縁体層３４は、メモリ・セル・アレイ領
域１２の中のゲート２６および絶縁体層２８と同時に作
成される。メモリ・セル・アレイ領域１２の中にソース
領域およびドレイン領域３０を作成するＬＤＤ注入はま
た、周縁領域１４の中に少量の不純物が添加された領域
３６を形成する。
び絶縁体層３４が活性領域２２の上に配置される。ゲー
ト３２および絶縁体層３４は、メモリ・セル・アレイ領
域１２の中のゲート２６および絶縁体層２８と同時に作
成される。メモリ・セル・アレイ領域１２の中にソース
領域およびドレイン領域３０を作成するＬＤＤ注入はま
た、周縁領域１４の中に少量の不純物が添加された領域
３６を形成する。
【００１７】図２Ｂに示されているように、また別の絶
縁体層が沈着され、そして異方的エッチング剤を用いて
エッチングが行われ、それにより、ゲート２６のまわり
の絶縁体側壁３８とゲート３２のまわりの絶縁体側壁４
０とが作成される。またはそれとは異なって、側壁３８
および側壁４０が連続した絶縁体層の部分を形成するよ
うに、絶縁体層がエッチングされないで残されることが
できる。絶縁体側壁３８および絶縁体側壁４０は、絶縁
体層２８および絶縁体層３４と同じ材料で構成されるこ
とが好ましい。絶縁体側壁３８および絶縁体側壁４０
は、例えば０．１６マイクロメートルの設計ルールおよ
び０．３２マイクロメートルのピッチ設計では、１００
オングストロームと５００オングストロームとの間の厚
さを有することができる。側壁３８および側壁４０の形
成は、特定のＤＲＡＭチップ１０の設計仕様に従い、前
記で説明したＬＤＤ注入の前または後に行うことができ
る。
縁体層が沈着され、そして異方的エッチング剤を用いて
エッチングが行われ、それにより、ゲート２６のまわり
の絶縁体側壁３８とゲート３２のまわりの絶縁体側壁４
０とが作成される。またはそれとは異なって、側壁３８
および側壁４０が連続した絶縁体層の部分を形成するよ
うに、絶縁体層がエッチングされないで残されることが
できる。絶縁体側壁３８および絶縁体側壁４０は、絶縁
体層２８および絶縁体層３４と同じ材料で構成されるこ
とが好ましい。絶縁体側壁３８および絶縁体側壁４０
は、例えば０．１６マイクロメートルの設計ルールおよ
び０．３２マイクロメートルのピッチ設計では、１００
オングストロームと５００オングストロームとの間の厚
さを有することができる。側壁３８および側壁４０の形
成は、特定のＤＲＡＭチップ１０の設計仕様に従い、前
記で説明したＬＤＤ注入の前または後に行うことができ
る。
【００１８】図２Ｃに示されているように、また別の絶
縁体層４２が沈着され、そして異方的エッチング剤を用
いてエッチングが行われる。この異方的エッチングの結
果、周縁領域１４の中のゲート３２のまわりに付加的な
側壁４４が形成される。絶縁体層４２は、側壁３８およ
び側壁４０を作成するのに用いられた絶縁体材料とは異
なる絶縁体材料で構成されることが好ましい。側壁３８
および側壁４０を除去することなく、絶縁体層４２を選
択的エッチング剤を用いたエッチングにより除去するこ
とができることが好ましい。
縁体層４２が沈着され、そして異方的エッチング剤を用
いてエッチングが行われる。この異方的エッチングの結
果、周縁領域１４の中のゲート３２のまわりに付加的な
側壁４４が形成される。絶縁体層４２は、側壁３８およ
び側壁４０を作成するのに用いられた絶縁体材料とは異
なる絶縁体材料で構成されることが好ましい。側壁３８
および側壁４０を除去することなく、絶縁体層４２を選
択的エッチング剤を用いたエッチングにより除去するこ
とができることが好ましい。
【００１９】絶縁体層４２は、メモリ・セル・アレイ領
域１２に対し、ピッチ、すなわち隣接するゲート２６の
間の距離、よりも大きいまたはほぼ等しい厚さを有する
ように沈着されることが好ましい。したがって、絶縁体
層４２に異方的エッチング剤を用いてエッチングが行わ
れる時、ゲート２６の間の絶縁体層４２の領域はこのエ
ッチング剤により除去されない。下記で説明する理由に
より、このことは重要である。この最小限の厚さを越え
る絶縁体層４２の好ましい厚さは、周縁領域１４の中の
側壁４４の要求された厚さにより決定される。
域１２に対し、ピッチ、すなわち隣接するゲート２６の
間の距離、よりも大きいまたはほぼ等しい厚さを有する
ように沈着されることが好ましい。したがって、絶縁体
層４２に異方的エッチング剤を用いてエッチングが行わ
れる時、ゲート２６の間の絶縁体層４２の領域はこのエ
ッチング剤により除去されない。下記で説明する理由に
より、このことは重要である。この最小限の厚さを越え
る絶縁体層４２の好ましい厚さは、周縁領域１４の中の
側壁４４の要求された厚さにより決定される。
【００２０】図２Ｄに示されているように、次にソース
／ドレイン注入が実行される。この注入により、周縁領
域１４の中にソース領域およびドレイン領域４６が作成
される。この注入には、少量の不純物が添加された領域
３６を作成するのに用いられたのと同じＮ形添加不純物
を用いることができる。ソース領域およびドレイン領域
４６の不純物添加量は、少量の不純物が添加された領域
３６の不純物添加量よりも多い。けれども、側壁４４は
このソース／ドレイン注入を阻止するので、少量の不純
物が添加された領域３６だけがゲート３２の下にあるチ
ャンネル領域の境界を定める。したがって、多量の不純
物が添加されたソース領域およびドレイン領域４６の利
点を得ることができ、一方、ソース／ドレイン添加不純
物のチャンネルの中への横方向拡散が原因で生ずる、お
よびソース・チャンネル接合およびドレインチャンネル
接合における高い電界によるＭＯＳＦＥＴデバイスに及
ぼすストレスが原因で生ずる、負の効果を最小限にする
ことができる。多量の不純物が添加されたソース領域お
よびドレイン領域が必要とされないメモリ・セル・アレ
イ領域１２では、ソース／ドレイン注入は絶縁体層４２
により阻止される。
／ドレイン注入が実行される。この注入により、周縁領
域１４の中にソース領域およびドレイン領域４６が作成
される。この注入には、少量の不純物が添加された領域
３６を作成するのに用いられたのと同じＮ形添加不純物
を用いることができる。ソース領域およびドレイン領域
４６の不純物添加量は、少量の不純物が添加された領域
３６の不純物添加量よりも多い。けれども、側壁４４は
このソース／ドレイン注入を阻止するので、少量の不純
物が添加された領域３６だけがゲート３２の下にあるチ
ャンネル領域の境界を定める。したがって、多量の不純
物が添加されたソース領域およびドレイン領域４６の利
点を得ることができ、一方、ソース／ドレイン添加不純
物のチャンネルの中への横方向拡散が原因で生ずる、お
よびソース・チャンネル接合およびドレインチャンネル
接合における高い電界によるＭＯＳＦＥＴデバイスに及
ぼすストレスが原因で生ずる、負の効果を最小限にする
ことができる。多量の不純物が添加されたソース領域お
よびドレイン領域が必要とされないメモリ・セル・アレ
イ領域１２では、ソース／ドレイン注入は絶縁体層４２
により阻止される。
【００２１】ＤＲＡＭチップ１０の処理をさらに進める
前に、側壁３８および側壁４０には影響を与えない選択
的エッチング剤を用いて、メモリ・セル・アレイ領域１
２から絶縁体層４２を除去することができる。この選択
的エッチングに耐える連続した絶縁体層の部分を側壁３
８および側壁４０が形成する実施例では、この選択的エ
ッチング段階を実行することが好ましい。この選択的エ
ッチング剤はまた、さらにこの他の役割を果たすことの
ない側壁４４を周縁領域１４から除去するであろう。ま
たはそれとは異なって、もし絶縁体層４２がメモリ・セ
ル・アレイ領域１２を空洞のない充填体を形成するなら
ば、絶縁体層４２は所定の位置に残ることができる。
前に、側壁３８および側壁４０には影響を与えない選択
的エッチング剤を用いて、メモリ・セル・アレイ領域１
２から絶縁体層４２を除去することができる。この選択
的エッチングに耐える連続した絶縁体層の部分を側壁３
８および側壁４０が形成する実施例では、この選択的エ
ッチング段階を実行することが好ましい。この選択的エ
ッチング剤はまた、さらにこの他の役割を果たすことの
ない側壁４４を周縁領域１４から除去するであろう。ま
たはそれとは異なって、もし絶縁体層４２がメモリ・セ
ル・アレイ領域１２を空洞のない充填体を形成するなら
ば、絶縁体層４２は所定の位置に残ることができる。
【００２２】次に、周知の方法に従ってＤＲＡＭチップ
１０の処理を進めることができる。例えば、ソース領域
およびドレイン領域３０および４６に接触体を設置する
ことができ、およびメモリ・セル・アレイ領域１２およ
び周縁領域１４の上にインタレベル絶縁体層を沈着する
ことができる。
１０の処理を進めることができる。例えば、ソース領域
およびドレイン領域３０および４６に接触体を設置する
ことができ、およびメモリ・セル・アレイ領域１２およ
び周縁領域１４の上にインタレベル絶縁体層を沈着する
ことができる。
【００２３】前記で説明した方法により、多量の不純物
が添加された領域をチャンネル領域から分離したまま、
ＤＲＡＭチップの周縁領域の中にさらに多量の不純物が
添加されたソース領域およびドレイン領域を作成するこ
とができる。このことはチャンネル領域の中への拡散を
減少させ、そしてさらに小型の設計ルールを周縁回路に
対して用いることを可能にする。この方法はまた、ソー
ス・チャンネル接合およびドレイン・チャンネル接合に
おけるストレスを減少させることができる。さらに前記
で説明した方法は、ＤＲＡＭセル・アレイそれ自身の形
成に影響を与えることはない。さらに、この方法の付加
される段階は本来的に自己整合的であるので、ＤＲＡＭ
チップの全製造工程の「マスキング・レベル」は増加し
ない。
が添加された領域をチャンネル領域から分離したまま、
ＤＲＡＭチップの周縁領域の中にさらに多量の不純物が
添加されたソース領域およびドレイン領域を作成するこ
とができる。このことはチャンネル領域の中への拡散を
減少させ、そしてさらに小型の設計ルールを周縁回路に
対して用いることを可能にする。この方法はまた、ソー
ス・チャンネル接合およびドレイン・チャンネル接合に
おけるストレスを減少させることができる。さらに前記
で説明した方法は、ＤＲＡＭセル・アレイそれ自身の形
成に影響を与えることはない。さらに、この方法の付加
される段階は本来的に自己整合的であるので、ＤＲＡＭ
チップの全製造工程の「マスキング・レベル」は増加し
ない。
【００２４】前記詳細な説明により本発明が具体的に説
明されたが、本発明の範囲内において、形式および細部
においてこの他の種々の変更を行うことが可能であるこ
とは、当業者には理解されるであろう。
明されたが、本発明の範囲内において、形式および細部
においてこの他の種々の変更を行うことが可能であるこ
とは、当業者には理解されるであろう。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１） ＤＲＡＭチップのメモリ・セル・アレイ領域の
中で基板の第１チャンネル領域の上に、メモリ・セル・
ゲートを沈着する段階と、ＤＲＡＭチップの周縁領域の
中で前記基板の第２チャンネル領域の上に、周縁ゲート
を沈着する段階と、前記基板の前記第１チャンネル領域
および前記第２チャンネル領域の外側に主として配置さ
れた前記基板の複数個の第１領域の中に、第１濃度を有
するように第１添加不純物を注入する段階と、前記周縁
ゲートに隣接しおよび前記基板の側壁領域の上に配置さ
れた側壁を作成する段階と、ＤＲＡＭチップの周縁領域
の中で前記基板の側壁領域の外側に主として配置された
前記基板の複数個の第２領域の中に、第２濃度を有する
ように第２添加不純物を注入する段階と、前記周縁ゲー
トに隣接する前記側壁を作成する前記段階と同時に、Ｄ
ＲＡＭチップのメモリ・セル・アレイ領域の上に絶縁体
層を作成する段階と、前記絶縁体層により前記第２添加
不純物の注入を阻止する段階と、を有する、ＤＲＡＭチ
ップを作成する方法。
る。 （１） ＤＲＡＭチップのメモリ・セル・アレイ領域の
中で基板の第１チャンネル領域の上に、メモリ・セル・
ゲートを沈着する段階と、ＤＲＡＭチップの周縁領域の
中で前記基板の第２チャンネル領域の上に、周縁ゲート
を沈着する段階と、前記基板の前記第１チャンネル領域
および前記第２チャンネル領域の外側に主として配置さ
れた前記基板の複数個の第１領域の中に、第１濃度を有
するように第１添加不純物を注入する段階と、前記周縁
ゲートに隣接しおよび前記基板の側壁領域の上に配置さ
れた側壁を作成する段階と、ＤＲＡＭチップの周縁領域
の中で前記基板の側壁領域の外側に主として配置された
前記基板の複数個の第２領域の中に、第２濃度を有する
ように第２添加不純物を注入する段階と、前記周縁ゲー
トに隣接する前記側壁を作成する前記段階と同時に、Ｄ
ＲＡＭチップのメモリ・セル・アレイ領域の上に絶縁体
層を作成する段階と、前記絶縁体層により前記第２添加
不純物の注入を阻止する段階と、を有する、ＤＲＡＭチ
ップを作成する方法。
【００２６】（２） 第１項記載の方法において、前記
周縁ゲートに隣接する側壁を形成する前記段階が前記基
板の上に絶縁体層を沈着する段階と、異方的エッチング
剤で前記絶縁体層をエッチングする段階と、を有する、
前記方法。 （３） 第１項記載の方法において、前記第２添加不純
物が前記第１添加不純物で構成される、前記方法。 （４） 第１項記載の方法において、前記第２濃度が前
記第１濃度よりも大きい、前記方法。
周縁ゲートに隣接する側壁を形成する前記段階が前記基
板の上に絶縁体層を沈着する段階と、異方的エッチング
剤で前記絶縁体層をエッチングする段階と、を有する、
前記方法。 （３） 第１項記載の方法において、前記第２添加不純
物が前記第１添加不純物で構成される、前記方法。 （４） 第１項記載の方法において、前記第２濃度が前
記第１濃度よりも大きい、前記方法。
【００２７】（５） ＤＲＡＭチップのメモリ・セル・
アレイ領域の中で基板の第１チャンネル領域の上に、メ
モリ・セル・ゲートを沈着する段階と、ＤＲＡＭチップ
の周縁領域の中で前記基板の第２チャンネル領域の上
に、周縁ゲートを沈着する段階と、前記基板の前記第１
チャンネル領域および前記第２チャンネル領域の外側に
主として配置された前記基板の複数個の第１ソース領域
およびドレイン領域の中に、第１濃度を有するように第
１添加不純物を注入する段階と、前記周縁ゲートに隣接
して側壁を作成する段階と、ＤＲＡＭチップの周縁領域
の中の前記基板の複数個の第２ソース領域およびドレイ
ン領域の中に、第２濃度を有するように第２添加不純物
を注入する段階と、前記側壁により前記第２添加不純物
の注入を阻止する段階と、前記周縁ゲートに隣接する前
記側壁を作成する前記段階と同時に、ＤＲＡＭチップの
メモリ・セル・アレイ領域の上に、絶縁体層を作成する
段階と、前記絶縁体層により前記第２添加不純物の注入
を阻止する段階と、を有する、ＤＲＡＭチップを作成す
る方法。 （６） 第５項記載の方法において、ＤＲＡＭチップの
メモリ・セル・アレイ領域から前記絶縁体層を除去する
段階をさらに有する、前記方法。
アレイ領域の中で基板の第１チャンネル領域の上に、メ
モリ・セル・ゲートを沈着する段階と、ＤＲＡＭチップ
の周縁領域の中で前記基板の第２チャンネル領域の上
に、周縁ゲートを沈着する段階と、前記基板の前記第１
チャンネル領域および前記第２チャンネル領域の外側に
主として配置された前記基板の複数個の第１ソース領域
およびドレイン領域の中に、第１濃度を有するように第
１添加不純物を注入する段階と、前記周縁ゲートに隣接
して側壁を作成する段階と、ＤＲＡＭチップの周縁領域
の中の前記基板の複数個の第２ソース領域およびドレイ
ン領域の中に、第２濃度を有するように第２添加不純物
を注入する段階と、前記側壁により前記第２添加不純物
の注入を阻止する段階と、前記周縁ゲートに隣接する前
記側壁を作成する前記段階と同時に、ＤＲＡＭチップの
メモリ・セル・アレイ領域の上に、絶縁体層を作成する
段階と、前記絶縁体層により前記第２添加不純物の注入
を阻止する段階と、を有する、ＤＲＡＭチップを作成す
る方法。 （６） 第５項記載の方法において、ＤＲＡＭチップの
メモリ・セル・アレイ領域から前記絶縁体層を除去する
段階をさらに有する、前記方法。
【００２８】（７） ＤＲＡＭチップ１０を作成する改
良された方法が開示される。この方法に従い、ＤＲＡＭ
チップ１０のメモリ・セル・アレイ領域１２の中に、メ
モリ・セル・ゲート２６が沈着される。メモリ・セル・
ゲート２６は、基板の第１チャンネル領域の上に配置さ
れる。ＤＲＡＭチップの周縁領域の中に、周縁ゲート３
２が沈着される。この周縁ゲートは、基板の第２チャン
ネル領域の上に配置される。基板の第１チャンネル領域
および第２チャンネル領域の主として外側に配置された
基板の複数個の第１ソース領域およびドレイン領域３０
の中に、第１添加不純物が第１濃度を有するように注入
される。次に、側壁が周縁ゲート３２に隣接して作成さ
れる。それと同時に、ＤＲＡＭチップ１０のメモリ・セ
ル・アレイ領域の上に、絶縁体層２８が作成される。Ｄ
ＲＡＭチップ１０の周縁領域１４の中の基板の複数個の
第２ソース領域およびドレイン領域３６の中に、第２添
加不純物が第２濃度を有するように注入される。この第
２添加不純物の注入は、側壁および絶縁体層により阻止
される。１つの実施例では、第１添加不純物と第２添加
不純物とは同じであり、そして複数個の第２領域の中の
添加不純物濃度は複数個の第１領域の中の添加不純物濃
度よりも大きい。この方法により、多量の不純物が添加
された領域をチャンネル領域から分離したまま、さらに
多量の不純物が添加されたソース領域およびドレイン領
域３６をＤＲＡＭチップの周縁領域の中に作成すること
が可能になる。このことはチャンネル領域への拡散を減
少させ、そしてさらに小型の設計ルールを用いることを
可能にする。
良された方法が開示される。この方法に従い、ＤＲＡＭ
チップ１０のメモリ・セル・アレイ領域１２の中に、メ
モリ・セル・ゲート２６が沈着される。メモリ・セル・
ゲート２６は、基板の第１チャンネル領域の上に配置さ
れる。ＤＲＡＭチップの周縁領域の中に、周縁ゲート３
２が沈着される。この周縁ゲートは、基板の第２チャン
ネル領域の上に配置される。基板の第１チャンネル領域
および第２チャンネル領域の主として外側に配置された
基板の複数個の第１ソース領域およびドレイン領域３０
の中に、第１添加不純物が第１濃度を有するように注入
される。次に、側壁が周縁ゲート３２に隣接して作成さ
れる。それと同時に、ＤＲＡＭチップ１０のメモリ・セ
ル・アレイ領域の上に、絶縁体層２８が作成される。Ｄ
ＲＡＭチップ１０の周縁領域１４の中の基板の複数個の
第２ソース領域およびドレイン領域３６の中に、第２添
加不純物が第２濃度を有するように注入される。この第
２添加不純物の注入は、側壁および絶縁体層により阻止
される。１つの実施例では、第１添加不純物と第２添加
不純物とは同じであり、そして複数個の第２領域の中の
添加不純物濃度は複数個の第１領域の中の添加不純物濃
度よりも大きい。この方法により、多量の不純物が添加
された領域をチャンネル領域から分離したまま、さらに
多量の不純物が添加されたソース領域およびドレイン領
域３６をＤＲＡＭチップの周縁領域の中に作成すること
が可能になる。このことはチャンネル領域への拡散を減
少させ、そしてさらに小型の設計ルールを用いることを
可能にする。
【図１】本発明に従って製造されたＤＲＡＭチップの一
部分の平面図。
部分の平面図。
【図２】本発明に従う製造の種々の段階のＤＲＡＭチッ
プの横断面図であって、Ａは初期の段階の図、ＢはＡの
次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段
階の図。
プの横断面図であって、Ａは初期の段階の図、ＢはＡの
次の段階の図、ＣはＢの次の段階の図、ＤはＣの次の段
階の図。
１０ ＤＲＡＭチップ １２ メモリ・セル・アレイ領域 １４ 周縁領域 ２６ メモリ・セル・ゲート ２８ 絶縁体層 ３０ 第１ソース領域およびドレイン領域 ３２ 周縁ゲート ３６ 第２ソース領域およびドレイン領域
Claims (1)
- 【請求項１】 ＤＲＡＭチップのメモリ・セル・アレイ
領域の中で基板の第１チャンネル領域の上に、メモリ・
セル・ゲートを沈着する段階と、 ＤＲＡＭチップの周縁領域の中で前記基板の第２チャン
ネル領域の上に、周縁ゲートを沈着する段階と、 前記基板の前記第１チャンネル領域および前記第２チャ
ンネル領域の外側に主として配置された前記基板の複数
個の第１領域の中に、第１濃度を有するように第１添加
不純物を注入する段階と、 前記周縁ゲートに隣接しおよび前記基板の側壁領域の上
に配置された側壁を作成する段階と、 ＤＲＡＭチップの周縁領域の中で前記基板の側壁領域の
外側に主として配置された前記基板の複数個の第２領域
の中に、第２濃度を有するように第２添加不純物を注入
する段階と、 前記周縁ゲートに隣接する前記側壁を作成する段階と同
時に、ＤＲＡＭチップのメモリ・セル・アレイ領域の上
に絶縁体層を作成する段階と、 前記絶縁体層により前記第２添加不純物の注入を阻止す
る段階と、を有する、ＤＲＡＭチップを作成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5723197P | 1997-08-29 | 1997-08-29 | |
| US057231 | 1997-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135739A true JPH11135739A (ja) | 1999-05-21 |
Family
ID=22009308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243665A Pending JPH11135739A (ja) | 1997-08-29 | 1998-08-28 | Ｄｒａｍチップの改良された製造法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6207500B1 (ja) |
| EP (1) | EP0899785A3 (ja) |
| JP (1) | JPH11135739A (ja) |
| KR (1) | KR19990024042A (ja) |
| SG (1) | SG71826A1 (ja) |
| TW (1) | TW406377B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6174756B1 (en) * | 1997-09-30 | 2001-01-16 | Siemens Aktiengesellschaft | Spacers to block deep junction implants and silicide formation in integrated circuits |
| US6127224A (en) * | 1997-12-31 | 2000-10-03 | Stmicroelectronics, S.R.L. | Process for forming a non-volatile memory cell with silicided contacts |
| TW480715B (en) * | 2001-03-06 | 2002-03-21 | Macronix Int Co Ltd | Nonvolatile memory structure capable of increasing gate coupling-coefficient |
| JP2007067118A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346365A (ja) * | 1989-07-14 | 1991-02-27 | Mitsubishi Electric Corp | 半導体装置 |
| US5324680A (en) * | 1991-05-22 | 1994-06-28 | Samsung Electronics, Co. Ltd. | Semiconductor memory device and the fabrication method thereof |
| JPH08139314A (ja) * | 1994-11-09 | 1996-05-31 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3522926B2 (ja) * | 1995-12-04 | 2004-04-26 | 株式会社ルネサステクノロジ | 半導体装置および半導体装置の製造方法 |
| JPH10242420A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-08-06 SG SG1998002908A patent/SG71826A1/en unknown
- 1998-08-24 TW TW087113876A patent/TW406377B/zh not_active IP Right Cessation
- 1998-08-26 EP EP98202869A patent/EP0899785A3/en not_active Withdrawn
- 1998-08-26 US US09/140,711 patent/US6207500B1/en not_active Expired - Lifetime
- 1998-08-28 JP JP10243665A patent/JPH11135739A/ja active Pending
- 1998-08-29 KR KR1019980035412A patent/KR19990024042A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US6207500B1 (en) | 2001-03-27 |
| KR19990024042A (ko) | 1999-03-25 |
| EP0899785A3 (en) | 2004-09-01 |
| EP0899785A2 (en) | 1999-03-03 |
| TW406377B (en) | 2000-09-21 |
| SG71826A1 (en) | 2000-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6759288B2 (en) | Double LDD devices for improved DRAM refresh | |
| US20050275014A1 (en) | Integration method of a semiconductor device having a recessed gate electrode | |
| US5534447A (en) | Process for fabricating MOS LDD transistor with pocket implant | |
| US5679595A (en) | Self-registered capacitor bottom plate-local interconnect scheme for DRAM | |
| JPH0574806A (ja) | 半導体装置及びその製造方法 | |
| US6329271B1 (en) | Self-aligned channel implantation | |
| US5006911A (en) | Transistor device with high density contacts | |
| KR0149527B1 (ko) | 반도체 소자의 고전압용 트랜지스터 및 그 제조방법 | |
| JPH04328864A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| US5547903A (en) | Method of elimination of junction punchthrough leakage via buried sidewall isolation | |
| US6297136B1 (en) | Method for fabricating an embedded semiconductor device | |
| KR20010059185A (ko) | 반도체소자의 소자분리막 형성방법 | |
| US6432787B1 (en) | Method and apparatus for providing low-GIDL dual workfunction gate doping with borderless diffusion contact | |
| KR100485690B1 (ko) | 모스 트랜지스터 및 그 제조방법 | |
| JP2945961B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH11135739A (ja) | Ｄｒａｍチップの改良された製造法 | |
| KR100341182B1 (ko) | 반도체소자의 모스 트랜지스터 형성방법 | |
| KR0161432B1 (ko) | 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법 | |
| US6060372A (en) | Method for making a semiconductor device with improved sidewall junction capacitance | |
| US6563179B2 (en) | MOS transistor and method for producing the transistor | |
| KR100320436B1 (ko) | 모스팻(ｍｏｓｆｅｔ) 제조방법 | |
| JPH07297275A (ja) | 半導体装置の製造方法 | |
| JPH0982952A (ja) | 半導体装置及びその製造方法 | |
| KR100200080B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR950001154B1 (ko) | 수직구조 엘디디 모스전계효과 트랜지스터의 제조방법 |