JPH0334195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0334195A JPH0334195A JP1168134A JP16813489A JPH0334195A JP H0334195 A JPH0334195 A JP H0334195A JP 1168134 A JP1168134 A JP 1168134A JP 16813489 A JP16813489 A JP 16813489A JP H0334195 A JPH0334195 A JP H0334195A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000007704 transition Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000005611 electricity Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
本発明は、メモリセルの情報読み出し手段として本体メ
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置に関し、
特にその一種であるシングルエンドセンスアンプメモリ
に使用されるもので゛ある。
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置に関し、
特にその一種であるシングルエンドセンスアンプメモリ
に使用されるもので゛ある。
（従来の技術）
この種の従来例として、第６図のようなＥＰＲＯＭ （
紫外線消去型ＦＲＯＭ）を用い、説明する。このものは
、本体メモリ１１側で、ｍ本のワード線Ｗ、Ｌとｎ本の
ビット線１８〜ｌｂが互いに直交するように交差して配
列され、その各交点にデータ記憶用のメモリセルがｍＸ
ｎのマトリックス状に配置され、データの読み出しのた
めに各交点のメモリセルがｎ本のビット線を通して差動
増幅器１３の一方に入力される。またダ＋、−１２側で
はもう一方の差動増幅器入力として比較用のダミービッ
ト線１ｃが用意され、比較電位発生用のダミーセルＴｒ
９が接続されている。
紫外線消去型ＦＲＯＭ）を用い、説明する。このものは
、本体メモリ１１側で、ｍ本のワード線Ｗ、Ｌとｎ本の
ビット線１８〜ｌｂが互いに直交するように交差して配
列され、その各交点にデータ記憶用のメモリセルがｍＸ
ｎのマトリックス状に配置され、データの読み出しのた
めに各交点のメモリセルがｎ本のビット線を通して差動
増幅器１３の一方に入力される。またダ＋、−１２側で
はもう一方の差動増幅器入力として比較用のダミービッ
ト線１ｃが用意され、比較電位発生用のダミーセルＴｒ
９が接続されている。
本従来例の構成によれば基準電位発生回路１４は、読み
出し時におけるセルの誤書き込みを防ぐために約３Ｖ程
度の電位を発生させており、ビット線負荷のトランジス
タＴｒｌとＴｒ２はｇｍで約２倍トランジスタＴｒ２の
方が大きくしである。
出し時におけるセルの誤書き込みを防ぐために約３Ｖ程
度の電位を発生させており、ビット線負荷のトランジス
タＴｒｌとＴｒ２はｇｍで約２倍トランジスタＴｒ２の
方が大きくしである。
ビット線電位Ｖ ｔａ、 Ｖ ｌｂ、 Ｖ ｌｃはそ
れぞれのセルの情報に基づいて電圧がきまる。この電圧
は振幅が微小であるため、このままでは、読み出すこと
ができない。しかし、差動増幅器人力Ｖ３ａ。
れぞれのセルの情報に基づいて電圧がきまる。この電圧
は振幅が微小であるため、このままでは、読み出すこと
ができない。しかし、差動増幅器人力Ｖ３ａ。
ｖ３ｂには、負荷Ｔ ｒｌ、 Ｔ ｒ２により増幅され
た電圧が現われる様になっている。ここで簡単のため各
トランジスタを抵抗におきかえた第７図で考える。
た電圧が現われる様になっている。ここで簡単のため各
トランジスタを抵抗におきかえた第７図で考える。
この図で抵抗Ｒ７とＲ８とＲ９はセルで、Ｒ７とＲ９は
″１ｍデータのセル（ＯＮセル）、Ｒ８は“０２データ
のセル（ｏｆｆセル）、Ｒ１はトランジスタＴｒｉ、Ｒ
２はトランジスタＴｒ２、Ｒ’ ３はトランジスタＴｒ
３、Ｒ４はトランジスタＴｒ４、Ｒ５はトランジスタＴ
ｒ５、Ｒ６はトランジスタＴｒ８を表わしている。また
スイッチＳ 、Ｓ は２ カラム選択トランジスタ２ａ、２ｂを表わしている。
″１ｍデータのセル（ＯＮセル）、Ｒ８は“０２データ
のセル（ｏｆｆセル）、Ｒ１はトランジスタＴｒｉ、Ｒ
２はトランジスタＴｒ２、Ｒ’ ３はトランジスタＴｒ
３、Ｒ４はトランジスタＴｒ４、Ｒ５はトランジスタＴ
ｒ５、Ｒ６はトランジスタＴｒ８を表わしている。また
スイッチＳ 、Ｓ は２ カラム選択トランジスタ２ａ、２ｂを表わしている。
さて、いまスイツチＳ１がオンして、ビット線電流ｉが
流れていて、比較用ビット線電流ｉ′が流れているとす
ると、トランジスタＴｒｉ（Ｒ１）のｇｍはトランジス
タＴｒ２（Ｒ２）のｇｍのより小さい、つまりこれは、
Ｒ１の抵抗値がＲ２の抵抗値より大きいということと同
じことで、Ｒ７とＲ９は同じＯＮ（オン）セルであるた
め、抵抗値も等しく、差動入力電圧ｖｖ は、Ｖ、＜
１’ ２ Ｖ２ （ｉ−ｔ’ ）という関係がなりたち、差動増
幅器１３は高レベル（１゛）の信号を出力する。
流れていて、比較用ビット線電流ｉ′が流れているとす
ると、トランジスタＴｒｉ（Ｒ１）のｇｍはトランジス
タＴｒ２（Ｒ２）のｇｍのより小さい、つまりこれは、
Ｒ１の抵抗値がＲ２の抵抗値より大きいということと同
じことで、Ｒ７とＲ９は同じＯＮ（オン）セルであるた
め、抵抗値も等しく、差動入力電圧ｖｖ は、Ｖ、＜
１’ ２ Ｖ２ （ｉ−ｔ’ ）という関係がなりたち、差動増
幅器１３は高レベル（１゛）の信号を出力する。
またスイッチＳ１がオフして、スイッチＳ２がオンする
ことを考えると、Ｒ８はｏｆｆ（オフ）セルであるから
、抵抗値がＲ１と比べて非常に大きく、はとんど電流が
流れないので、差動入力電圧ｖｌは、電流電圧Ｖｃｃ−
ｉＲｌまで上昇し、差動入力電圧Ｖ ＝ Ｖ ハＶ
＞ Ｖ ２ （１？、 Ｏ）という２１ 関係がなりたち、差動増幅器１３は、低レベル（“０“
）の信号を出力する。これが第６図における従来回路の
動作原理である。
ことを考えると、Ｒ８はｏｆｆ（オフ）セルであるから
、抵抗値がＲ１と比べて非常に大きく、はとんど電流が
流れないので、差動入力電圧ｖｌは、電流電圧Ｖｃｃ−
ｉＲｌまで上昇し、差動入力電圧Ｖ ＝ Ｖ ハＶ
＞ Ｖ ２ （１？、 Ｏ）という２１ 関係がなりたち、差動増幅器１３は、低レベル（“０“
）の信号を出力する。これが第６図における従来回路の
動作原理である。
（発明が解決しようとする課題）
上記従来回路における最悪のアクセスを行った場合の内
部電圧変化を第８図に示す。この従来技術では、アドレ
スが切り換って選択されるカラムが変化した場合、セン
スアンプ１３に入力される本体ｌｌ側の電位は、第８図
のｖ３ａに示すように、直列接地レベルにディスチャー
ジされている容量の大きな本体１１側ビツト線に電荷を
注入しなければいけないので、必らず接地Ｖ （ＯＶ
）近くＳ まで下ってしまう。そこから電位ｖ３ａを負荷トランジ
スタＴｒｉにより立ち上げなければならない。
部電圧変化を第８図に示す。この従来技術では、アドレ
スが切り換って選択されるカラムが変化した場合、セン
スアンプ１３に入力される本体ｌｌ側の電位は、第８図
のｖ３ａに示すように、直列接地レベルにディスチャー
ジされている容量の大きな本体１１側ビツト線に電荷を
注入しなければいけないので、必らず接地Ｖ （ＯＶ
）近くＳ まで下ってしまう。そこから電位ｖ３ａを負荷トランジ
スタＴｒｉにより立ち上げなければならない。
一方、■ で表わされる比較用の電位ｖ３ｂは一定ｂ
であるため、ｏｆｆセルを選択した場合には、比較用電
位との差が大きくなり、ｔ からｔ２までの間結果的に
センスアンプ出力Ｖ に−時的にｕｔ 反転データがでてしまう゛ことになる。これは比較用電
位との差ΔＶ′が大きければ大きいほど、本来ｏｆｆセ
ルのデータアウト出力である′Ｏ”データが遅れていく
ことになる。これは、シングルエンドセンスアンプ方式
ではさけられないことで０→０よみ（ｏｆｆセルを選択
して低レベルを出力）をした場合には、０→１−０のブ
リッヂとなってアクセスタイムを著しく悪化させる要因
になっていた。
位との差が大きくなり、ｔ からｔ２までの間結果的に
センスアンプ出力Ｖ に−時的にｕｔ 反転データがでてしまう゛ことになる。これは比較用電
位との差ΔＶ′が大きければ大きいほど、本来ｏｆｆセ
ルのデータアウト出力である′Ｏ”データが遅れていく
ことになる。これは、シングルエンドセンスアンプ方式
ではさけられないことで０→０よみ（ｏｆｆセルを選択
して低レベルを出力）をした場合には、０→１−０のブ
リッヂとなってアクセスタイムを著しく悪化させる要因
になっていた。
本発明は、従来技術ではカラムアドレス切り換えのとき
に出力データが反転し、−時的に逆のデータが出てしま
い、アクセスを不利にしている現象に対してこの反転デ
ータがでる時間を短くして、高速アクセスを実現するこ
とを目的とする。
に出力データが反転し、−時的に逆のデータが出てしま
い、アクセスを不利にしている現象に対してこの反転デ
ータがでる時間を短くして、高速アクセスを実現するこ
とを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、メモリセルの情報読み出し手段として本体メ
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置において
、前記ダミービット線を２本以上有し、ダミービット線
を介した比較電圧を前記差動増幅器に切り換え供給する
切り換え手段を具備したことを特徴とする半導体記憶装
置である。
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置において
、前記ダミービット線を２本以上有し、ダミービット線
を介した比較電圧を前記差動増幅器に切り換え供給する
切り換え手段を具備したことを特徴とする半導体記憶装
置である。
即ち上記従来技術では、差動増幅器の比較用電圧が常に
一定であったため、カラムアドレス切り換えにおいて、
−時的に反転データを出力してしまう問題があった。そ
こで本発明では、アドレスの切り換えを受けて、２本以
上設けた比較用ビット線もいっしょに切り換えるように
して、例えば本体側ビット線と同じように比較用ビット
線を接地Ｖ 付近まで立ち下げ、接地レベルのビット線
Ｓ を選択したときに、本体側ビット線と比較用ビット線の
電位の差がつきにくくなるようにし、上記目的を達成す
るものである。
一定であったため、カラムアドレス切り換えにおいて、
−時的に反転データを出力してしまう問題があった。そ
こで本発明では、アドレスの切り換えを受けて、２本以
上設けた比較用ビット線もいっしょに切り換えるように
して、例えば本体側ビット線と同じように比較用ビット
線を接地Ｖ 付近まで立ち下げ、接地レベルのビット線
Ｓ を選択したときに、本体側ビット線と比較用ビット線の
電位の差がつきにくくなるようにし、上記目的を達成す
るものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図、第２図、第３図は同タイミング
波形図であるが、本実施例は前記従来例と対応させた場
合の例であるから、対応箇所には同一符号を付しておく
。本実施例の特徴は、ダミー側のビット線を、Ｄ ｂ
＊ ｔ １系とＤ ｂ ｉ ｔ ２系の２つに分け、こ
れらをトランジスタ２１，２１□で交互に切り換え使用
することである。Ｔ ｒ９１ 、 Ｔ ｒ９２はＯＮ
セルである。
図は同実施例の回路図、第２図、第３図は同タイミング
波形図であるが、本実施例は前記従来例と対応させた場
合の例であるから、対応箇所には同一符号を付しておく
。本実施例の特徴は、ダミー側のビット線を、Ｄ ｂ
＊ ｔ １系とＤ ｂ ｉ ｔ ２系の２つに分け、こ
れらをトランジスタ２１，２１□で交互に切り換え使用
することである。Ｔ ｒ９１ 、 Ｔ ｒ９２はＯＮ
セルである。
２２．２２ 〜２４，２４２は、本体１１側１ ２
１ の各対応部 分との条件合わせ用素子である。第４図はアドレス・ト
ランジション・ディテクタ（ＡＴＤ）回路例、第５図は
この回路出力を受けてその正転、反転分周出力ＤＨ，Ｄ
Ｈ２を得る分周回路で、そのＤＨ，ＤＢｚのレベルはア
ドレス切り換わり毎に反転する。
１ の各対応部 分との条件合わせ用素子である。第４図はアドレス・ト
ランジション・ディテクタ（ＡＴＤ）回路例、第５図は
この回路出力を受けてその正転、反転分周出力ＤＨ，Ｄ
Ｈ２を得る分周回路で、そのＤＨ，ＤＢｚのレベルはア
ドレス切り換わり毎に反転する。
第１図において、カラムアドレスが切り換るとカラム選
択信号Ｈ８−Ｈ７が切り換る。そこで容量の大きなビッ
ト線１ａを充電するために、差動人力Ｖ３ａは第２図の
如くある一定の間Ｖｓｓ側に下がる。ここで従来技術で
は比較用電位Ｖ３ｂとの間に大きな差ΔＶ′が発生する
。本発明では、第２図の比較用電位Ｖ３ｂ’で明らかな
ように、本体側ビット線（第１図の１ａ〜ｌｂ）が切り
換わると、比較用ビット線（第１図のＤ ｂ ｉｔ ｔ
。
択信号Ｈ８−Ｈ７が切り換る。そこで容量の大きなビッ
ト線１ａを充電するために、差動人力Ｖ３ａは第２図の
如くある一定の間Ｖｓｓ側に下がる。ここで従来技術で
は比較用電位Ｖ３ｂとの間に大きな差ΔＶ′が発生する
。本発明では、第２図の比較用電位Ｖ３ｂ’で明らかな
ように、本体側ビット線（第１図の１ａ〜ｌｂ）が切り
換わると、比較用ビット線（第１図のＤ ｂ ｉｔ ｔ
。
Ｄ ｂ ｉｔ ２ ）も切り換わり、比較用電位Ｖ３ｂ
’はビット線の容量を充電するためにＶＳＳ側に下がる
。上記切り換え信号（第３図のＤＨ，ＤＢ２）を発生さ
せる手段の例として、第４図のＡＴＤ回路により発生し
たＡＴＤ信号（第３図のＡＴＤ）を第５図の分周回路に
より分周して、その信号をダミービット線の切り換え信
号（第３図のＤＢ、。
’はビット線の容量を充電するためにＶＳＳ側に下がる
。上記切り換え信号（第３図のＤＨ，ＤＢ２）を発生さ
せる手段の例として、第４図のＡＴＤ回路により発生し
たＡＴＤ信号（第３図のＡＴＤ）を第５図の分周回路に
より分周して、その信号をダミービット線の切り換え信
号（第３図のＤＢ、。
ＤＢ２）とする方法がある。本体側ビット線電位（第２
図のＶ３ａ）と比較用ビット線電位Ｖ３ｂ’ は、はぼ
同じ電位から立ち上がるため、本発明により“０１０″
グリツヂが緩和され、高速カラムアクセスが可能になる
ようにしている。
図のＶ３ａ）と比較用ビット線電位Ｖ３ｂ’ は、はぼ
同じ電位から立ち上がるため、本発明により“０１０″
グリツヂが緩和され、高速カラムアクセスが可能になる
ようにしている。
しかして従来技術では、カラムアドレスを切り換えた場
合ビット線には比較的太き収容量が付いているので、差
動増幅器１３の入力電位（第８図のＶ３ａ）は大きく下
がることになり、切り換わってから比較用電位Ｖ３ｂを
超えるまでの時間（第８図のｔ２ ｔｔ）が長くなる
傾向にあった。
合ビット線には比較的太き収容量が付いているので、差
動増幅器１３の入力電位（第８図のＶ３ａ）は大きく下
がることになり、切り換わってから比較用電位Ｖ３ｂを
超えるまでの時間（第８図のｔ２ ｔｔ）が長くなる
傾向にあった。
本実施例は、カラムアドレスが切り換わるのを検知して
、比較用ビット線を切り換える信号（第１図のＤＨ，Ｄ
Ｂ２）を発生させ、本体１１側のビット線が切り換るの
に同期させて、比較用ビツト線ｓ（第１図７７）Ｄｂｌ
ｔ 、 Ｄｂｌｔ ２） ヲ切り換る。
、比較用ビット線を切り換える信号（第１図のＤＨ，Ｄ
Ｂ２）を発生させ、本体１１側のビット線が切り換るの
に同期させて、比較用ビツト線ｓ（第１図７７）Ｄｂｌ
ｔ 、 Ｄｂｌｔ ２） ヲ切り換る。
そこで本体１１側差動増幅器人力Ｖ３ａが下がると同時
に比較用差動増幅器人力Ｖ３ｂ’ も下がるので、本体
側のビット線が切り換ってから比較用ビット線電位を越
える時間（第２図のｔ２ｔ１′）を、従来と比べて短く
することができる。
に比較用差動増幅器人力Ｖ３ｂ’ も下がるので、本体
側のビット線が切り換ってから比較用ビット線電位を越
える時間（第２図のｔ２ｔ１′）を、従来と比べて短く
することができる。
これが意味することは、第１図の差動増幅器出力Ｖ
′が第６図の従来例のＶ ｏｕｔより短い時間ｏｕｔ で出力される（第３図ｔ −ｔ ’だけ）という１ ことである。従って本発明により、カラム切り換えで、
接地レベル付近にあるビット線をもつｏｆｆセルを選択
した場合でも高速アクセスを実現できる。
′が第６図の従来例のＶ ｏｕｔより短い時間ｏｕｔ で出力される（第３図ｔ −ｔ ’だけ）という１ ことである。従って本発明により、カラム切り換えで、
接地レベル付近にあるビット線をもつｏｆｆセルを選択
した場合でも高速アクセスを実現できる。
なお本発明は実施例に限られず種々の応用が可能である
。例えばダミービット線を２本としたが、本体メモリの
ビット線の容量に応じて、ダミービット線側の容量を調
整するため等の目的で、ダミービット線を２本以上用い
てもよい。
。例えばダミービット線を２本としたが、本体メモリの
ビット線の容量に応じて、ダミービット線側の容量を調
整するため等の目的で、ダミービット線を２本以上用い
てもよい。
［発明の効果］
本発明では、アドレスの切り換えを受けて、２本以上設
けた比較用ビット線もいっしょに切り換えるようにして
、例えば本体側ビット線と同じように比較用ビット線を
接地ＶＳＳ付近まで立ち下げ、接地レベルのビット線を
選択したときに、本体側ビット線と比較用ビット線の電
位の差がつきにくくなるようにしたため、高速アクセス
が可能となるものである。
けた比較用ビット線もいっしょに切り換えるようにして
、例えば本体側ビット線と同じように比較用ビット線を
接地ＶＳＳ付近まで立ち下げ、接地レベルのビット線を
選択したときに、本体側ビット線と比較用ビット線の電
位の差がつきにくくなるようにしたため、高速アクセス
が可能となるものである。
第１図は本発明の一実施例の回路図、第２図、第３図は
同回路の動作を示すタイミング波形図、第４図、第５図
は上記実施例に用いる回路図、第６図は従来例の回路図
、第７図は同回路の動作を示す等価回路図、第８図は同
回路の動作を示すタイミング波形図である。 １１・・・本体メモリ、１２・・・ダミーメモリ、１３
・・・差動増幅器、２１．２２□・・・ダミービット線
切り換え用トランジスタ、Ｔｒｉ、Ｔｒ２・・・負荷ト
ランジスタ、１ｍ、１ｂ−・・ビット線、Ｄ ｂｉｔ
ｔ 。 ｂ１ｔ セル、 ２・・・ダミーピッ） ｐ、 Ｔ ｒ７． Ｔ ｒ８
−・・メモリＴ ｒ９１ 、 Ｔ ｒ９２ ・＝ダミー
セル（ＯＮセル）。
同回路の動作を示すタイミング波形図、第４図、第５図
は上記実施例に用いる回路図、第６図は従来例の回路図
、第７図は同回路の動作を示す等価回路図、第８図は同
回路の動作を示すタイミング波形図である。 １１・・・本体メモリ、１２・・・ダミーメモリ、１３
・・・差動増幅器、２１．２２□・・・ダミービット線
切り換え用トランジスタ、Ｔｒｉ、Ｔｒ２・・・負荷ト
ランジスタ、１ｍ、１ｂ−・・ビット線、Ｄ ｂｉｔ
ｔ 。 ｂ１ｔ セル、 ２・・・ダミーピッ） ｐ、 Ｔ ｒ７． Ｔ ｒ８
−・・メモリＴ ｒ９１ 、 Ｔ ｒ９２ ・＝ダミー
セル（ＯＮセル）。
Claims (3)
- （１）メモリセルの情報読み出し手段として本体メモリ
のビット線とダミービット線との電位差を検出しかつ増
幅する差動増幅器を有する半導体記憶装置において、前
記ダミービット線を２本以上有し、ダミービット線を介
した比較電圧を前記差動増幅器に切り換え供給する切り
換え手段を具備したことを特徴とする半導体記憶装置。 - （２）アドレスの遷移に対応してパルスを発生するアド
レス・トランジション・ディテクタ（ＡＴＤ）を有し、
カラムアドレスの切り換わりに同期して前記ＡＴＤより
パルスを発生し、そのパルスを用いて前記切り換え手段
により、前記ダミービット線を切り換え使用することを
特徴とする請求項１に記載の半導体記憶装置。 - （３）前記メモリセルは不揮発性メモリのセルである請
求項１または２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168134A JPH0334195A (ja) | 1989-06-29 | 1989-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168134A JPH0334195A (ja) | 1989-06-29 | 1989-06-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334195A true JPH0334195A (ja) | 1991-02-14 |
Family
ID=15862465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168134A Pending JPH0334195A (ja) | 1989-06-29 | 1989-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41880E1 (en) | 2002-08-28 | 2010-10-26 | Nec Electronics Corporation | Semiconductor memory device |
| WO2011102490A1 (ja) | 2010-02-19 | 2011-08-25 | ユニ・チャーム株式会社 | マスク |
-
1989
- 1989-06-29 JP JP1168134A patent/JPH0334195A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41880E1 (en) | 2002-08-28 | 2010-10-26 | Nec Electronics Corporation | Semiconductor memory device |
| WO2011102490A1 (ja) | 2010-02-19 | 2011-08-25 | ユニ・チャーム株式会社 | マスク |
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