JP3532026B2

JP3532026B2 - 演算装置

Info

Publication number: JP3532026B2
Application number: JP05144096A
Authority: JP
Inventors: 敏光永田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-08
Filing date: 1996-03-08
Publication date: 2004-05-31
Anticipated expiration: 2016-03-08
Also published as: JPH09244894A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置の一
部として算術演算、論理演算等を行う演算装置に関し、
より詳細には、多数の演算用レジスタを備えた演算装置
に関する。

【０００２】

【従来の技術】近年、ＲＩＳＣアーキテクチャを採用し
たマイクロプロセッサが種々製品化されている。ＲＩＳ
Ｃとは、縮小命令セットコンピュータ(Reduced Instruc
tion Set Computer)の略であり、ＲＩＳＣアーキテクチ
ャは、使用頻度の高い基本的かつ単純な命令のみからな
る命令セットを設け、コンパイラ技術によって最適にス
ケジューリングされた命令列を単純なハードウェア構成
の下で高速に実行することにより、コスト・パフォーマ
ンス（性能対価格比）の向上を図ろうというものであ
る。

【０００３】このようなＲＩＳＣアーキテクチャでは、
命令長が固定であり、パイプライン制御が最大限に駆使
されている。また、メモリアクセスに関する命令はロー
ド(LOAD)命令及びストア(STORE) 命令だけであり（ロー
ド／ストア型アーキテクチャ）、演算は全てレジスタ間
で行われるため、多数の演算用レジスタが用意されてい
る。ロード／ストア型アーキテクチャでは命令のレジス
タ指定フィールドに比較的多くのビット数を割り当てる
ことができるため、レジスタ間演算においては、入出力
に係る３個のレジスタをそれぞれ独立に指定する３オペ
ランド方式（３アドレス方式）が採用されることが多
い。さらに、複数個の命令を同時に取り出し並列に実行
する多命令同時発行方式を採用して高度のパイプライン
制御を行うＲＩＳＣチップも商用化されるようになって
きている。

【０００４】図１２は、従来の演算装置の構成を示すブ
ロック図であり、図１３は、最大３命令同時発行方式に
よる命令フォーマットを例示する図である。図１３にお
いて、ＴＹＰＥフィールド（ビット０〜３）は、後続の
命令形式を指定するものであり、この図では、このＴＹ
ＰＥフィールドに続いて３個のレジスタ間演算ＯＰ１、
ＯＰ２及びＯＰ３が例示されている。一般に、命令は、
オペレーションコードＯＰＣを指定するフィールドと、
オペランドのアドレスを指定するフィールドとから構成
され、３オペランド方式のレジスタ間演算命令の場合、
アドレスフィールドは、入力オペランドとしての２個の
ソースレジスタ(source register) ＲＳ１及びＲＳ２並
びに出力オペランドとしてのデスティネーションレジス
タ(destination register)ＲＤをそれぞれ指定するフィ
ールドから構成されている。なお、図１３の命令フォー
マットにおいては、レジスタ数を３２個と仮定している
ため、レジスタ番号を指定するために５ビットが割り当
てられている。

【０００５】図１２におけるレジスタ間演算処理におい
ては、レジスタ群の中から命令内のアドレスフィールド
中のＲＳ１及びＲＳ２で指定される２個のレジスタが選
択され、それらの内容が第１の入力オペランド及び第２
の入力オペランドとしてオペレーションコードＯＰＣに
応じた演算器に入力される。その演算器が出力する演算
結果は、アドレスフィールド中のＲＤで指定される１個
のレジスタへ格納される。このような演算処理は、パイ
プライン制御によって実行される。また、メモリアクセ
スに関しては、メモリからレジスタへデータをロードす
るロード(LOAD)命令及びレジスタからメモリへデータを
格納するストア(STORE) 命令だけが実行可能なように構
成されている。

【０００６】

【発明が解決しようとする課題】上述のように、ＲＩＳ
Ｃアーキテクチャ、３オペランド方式、多命令同時発行
方式等が採用されるようになった現在においては、演算
装置におけるレジスタの重要性が増している。例えば、
３２ビットの演算用レジスタを３２個設けるようなこと
が一般的になっている。さらに、将来的には、演算の精
度、機能等の向上（例えば浮動小数点演算の精度の向
上）を図るべく、演算用レジスタが３２ビットから６４
ビットへと拡張されるとともに、レジスタ数も３２個か
ら６４個へと拡張されていく傾向にある。

【０００７】図１２に関して説明したように、データ
は、レジスタ群から読み出されて操作され、再びレジス
タ群へとループバックして書き込まれる。一般的に、こ
のループに論理回路のクリティカルパス(critical pat
h) が存在し、高速化を図る上でのネックとなっている
が、レジスタ数が増えれば、レジスタの占めるスペース
も増加し、レジスタの選択のためにより多くの時間を要
し、高速化にとってさらに深刻な問題となる。また、レ
ジスタ数の増大は、レジスタを指定するためのビット数
の増加につながるため、命令フォーマットの変更も必要
になる。

【０００８】また、図１２のような演算装置をＬＳＩ
（例えば、ＣＭＯＳ）へ実装した場合、レジスタ群は、
論理的に一団となっているため、一定の場所に配置され
ることとなるが、これらはフリップフロップの固まりで
あるため、電力消費が大きく、ＬＳＩ上の電力消費分布
に偏りが生じ、また、演算器からレジスタへの遅延も大
きくなる。従って、レジスタ数及びレジスタビット数が
増大すれば、この問題はより深刻化する。

【０００９】かかる実情に鑑み、本発明の目的は、演算
用レジスタ数及びそのレジスタビット数が増大した場合
においても、演算処理の高速化、ＬＳＩ上の電力消費分
布の偏りの解消、及び命令フォーマットの簡素化を図る
ことが可能な演算装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、多数の演算用
レジスタを複数のレジスタ群に分割してそれぞれを入力
オペランド及び出力オペランドに対応させる、という着
想に基づき、上記目的を達成するものであり、本発明に
係る演算装置の基本的構成は、図１のブロック図に示さ
れる。すなわち、本発明に係る演算装置は、複数の演算
用レジスタを備える演算装置において、分割された複数
の演算用レジスタ群１ａ，１ｂと、前記複数の演算用レ
ジスタ群１ａ，１ｂのうちの一方の演算用レジスタ群に
属するレジスタ内容を入力オペランドとし、かつ、前記
複数の演算用レジスタ群１ａ，１ｂのうちの他方の演算
用レジスタ群に属するレジスタ内容を出力オペランドと
して演算を実行する演算器２と、を具備することを特徴
とする。

【００１１】また、本発明によれば、前記演算装置は、
前記複数の演算用レジスタ群が分散されつつＬＳＩに実
装される。

【００１２】また、本発明によれば、前記演算装置は、
命令形式指定フィールドにおいて前記演算用レジスタ群
番号を指定し、アドレスフィールドにおいて前記演算用
レジスタ群内レジスタ番号を指定する多命令同時発行方
式命令語により制御されるように構成される。

【００１３】また、本発明によれば、前記演算装置は、
演算器を複数個具備し、命令形式指定フィールドにおい
て使用されるべき演算器を指定する多命令同時発行方式
命令語により制御されるように構成される。

【００１４】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態について説明する。

【００１５】図２は、本発明の第１の実施形態に係る演
算装置の構成を示すブロック図である。この実施形態に
おいては、多数の演算用レジスタが２個のレジスタ群に
分割され、偶数側レジスタ群１０はレジスタＲ０，Ｒ
２，Ｒ４，…から構成され、奇数側レジスタ群１１はＲ
１，Ｒ３，Ｒ５，…から構成されている。メモリアクセ
スについてサポートされる命令は、ロード(LOAD)命令及
びストア(STORE) 命令だけであり、ロード命令によりメ
モリ２０からレジスタへのデータのロードが実行され、
ストア命令によりレジスタからメモリ２０へのデータの
格納が実行されるように構成されている。

【００１６】演算は、従来のＲＩＳＣプロセッサと同様
にレジスタ間のみで実行されるが、演算対象となるソー
スレジスタと演算結果が格納されるべきデスティネーシ
ョンレジスタとの関係について新たな制限が設けられ
る。すなわち、ソースレジスタとなる２つのレジスタが
偶数側レジスタ群１０から選択される場合には、デステ
ィネーションレジスタは奇数側レジスタ群１１から選択
される必要がある。また、その逆に、ソースレジスタと
なる２つのレジスタが奇数側レジスタ群１１から選択さ
れる場合には、デスティネーションレジスタは偶数側レ
ジスタ群１０から選択される必要がある。

【００１７】図２においては、演算器として、２個の加
減算用演算器３１ａ及び３１ｂ、２個の乗算用演算器３
２ａ及び３２ｂ、並びに１個の除算用演算器３３が設け
られている。そして、加減算用演算器３１ａ及び乗算用
演算器３２ａは、偶数側レジスタ群１０から入力し奇数
側レジスタ群１１へ出力するものとして設けられてい
る。また、加減算用演算器３１ｂ及び乗算用演算器３２
ｂは、奇数側レジスタ群１１から入力し偶数側レジスタ
群１０へ出力するものとして設けられている。一方、除
算用演算器３３は、偶数側レジスタ群１０から入力し奇
数側レジスタ群１１へ出力することもできるし、奇数側
レジスタ群１１から入力し偶数側レジスタ群１０へ出力
することもできるように、マルチプレクサ回路を備えて
いる。このように、加減算用演算器及び乗算用演算器を
それぞれ２個設け、除算用演算器を１個にした理由は、
使用頻度、物量等を考慮したためであり、加減算用演算
器及び乗算用演算器を１個とすることも、また、除算用
演算器を２個とすることももちろん可能である。

【００１８】上述のように、レジスタの割り当て（アサ
イン）についての新たな制限を考慮してコンパイラを設
計する必要が生ずるが、従来技術の問題点として指摘し
たデータのループバックがこのような構成とすることで
解消されるため、演算処理の高速化が可能となる。ま
た、例えば図３に示されるように、偶数側レジスタ群１
０と奇数側レジスタ群１１とを分散させてＬＳＩ３上に
実装することが可能となるため、電力消費分布の偏りを
防止することができる。

【００１９】また、以上のようにレジスタを偶数側及び
奇数側に分割し、それらと入力オペランド及び出力オペ
ランドとの対応をとったことにより、命令フォーマット
を簡素化することができる。例えば、レジスタ数が６４
個の場合、レジスタ番号を指定するために、ビット０(M
SB:most significant bit)〜５(LSB:least significant
bit) の６ビットが必要となるが、本発明では、図４
（Ａ）に示されるように、ビット０〜４の５ビットを命
令のアドレスフィールドで指定し、ビット５はＴＹＰＥ
フィールド（命令形式指定フィールド）にて間接的に指
定されるようにする。

【００２０】すなわち、図４（Ｂ）に示されるように、
ＴＹＰＥフィールドに選択ビットを設け、このビットの
値が“０”のときには「奇数側レジスタと奇数側レジス
タとを入力して演算を実行し、演算結果を偶数側レジス
タに格納する命令」である旨が定義され、一方、選択ビ
ットの値が“１”のときには「偶数側レジスタと偶数側
レジスタとを入力して演算を実行し、演算結果を奇数側
レジスタに格納する命令」である旨が定義されるものと
する。換言すれば、選択ビットにより、偶数側レジスタ
群から奇数側レジスタ群へ、又は、奇数側レジスタ群か
ら偶数側レジスタ群へ、という演算方向が指定されるこ
ととなる。

【００２１】このようにすれば、レジスタ数３２個を想
定して５ビットのレジスタ指定フィールドが設定されて
いる図１３の命令フォーマットを、ＴＹＰＥフィールド
の１ビットの仕様を変更するのみで、レジスタ数６４個
の場合にも利用することができることとなる。

【００２２】また、レジスタ数３２個の場合、本発明に
よればレジスタ指定フィールドは４ビットで足りるた
め、９個のレジスタ指定フィールドを有する図１３の命
令フォーマットにおいて９ビットが余ることとなる。こ
の９ビットを有効利用して、ＴＹＰＥフィールド及びオ
ペレーションコード（ＯＰＣ）フィールドを拡張したも
のが図５に示されている。すなわち、図５においては、
図１３と比較して、ＴＹＰＥフィールドが４ビットから
１０ビットへ拡張され、ＯＰＣフィールドが５ビットか
ら６ビットへと拡張されている。このような拡張によ
り、より多くの命令をサポートすることが可能となる。

【００２３】上述のように演算用レジスタを２個のレジ
スタ群に分割した演算装置においては、制御系の論理回
路でそれに応じた論理が必要となる。それを図６及び図
７により説明する。図６は、図２における加減算用演算
器３１ａ及び３１ｂ又は乗算用演算器３２ａ及び３２ｂ
のように、演算方向別にそれぞれ同一の演算器が存在す
る場合の制御を説明するための図である。図４（Ｂ）に
関して既に説明したようにＴＹＰＥフィールドに新たに
設けられた選択ビットは、信号線ＳＥＬとして取り出さ
れる。そして、この信号ＳＥＬが論理的に“１”の場合
には、ＡＮＤゲート４１ａ、４２ａ及び４３ａにおける
ＡＮＤ演算が成立し、一方、ＡＮＤゲート４１ｂ、４２
ｂ及び４３ｂにおけるＡＮＤ演算は不成立となる。従っ
て演算器３１ａによる演算が有効となり、奇数側レジス
タと奇数側レジスタとを入力して演算を実行し、演算結
果を偶数側レジスタに格納するモードとなる。

【００２４】逆に、信号ＳＥＬが論理的に“０”の場合
には、ＡＮＤゲート４１ｂ、４２ｂ及び４３ｂにおける
ＡＮＤ演算が成立し、一方、ＡＮＤゲート４１ａ、４２
ａ及び４３ａにおけるＡＮＤ演算は不成立となる。従っ
て演算器３１ｂによる演算が有効となり、偶数側レジス
タと偶数側レジスタとを入力して演算を実行し、演算結
果を奇数側レジスタに格納するモードとなる。なお、オ
ペレーションコードＯＰＣをデコーダ４５によりデコー
ドして得られる信号ＣＭＤがＡＮＤゲート４３ａ及び４
３ｂに入力されているのは、オペレーションコードＯＰ
Ｃに応じて演算結果の格納を有効とするためである。

【００２５】図７は、図２における除算用演算器３３の
ように両演算方向共有の演算器が１個だけ存在する場合
の制御を説明するための図である。ＴＹＰＥフィールド
の選択ビットからの信号線ＳＥＬが論理的に“１”の場
合には、ゲート５１ａ、５１ｂ及び５１ｃからなる選択
回路は偶数側レジスタ群１０からの入力を選択し、ま
た、ゲート５２ａ、５２ｂ及び５２ｃからなる選択回路
も偶数側レジスタ群１０からの入力を選択するととも
に、演算器３３からの出力はＡＮＤゲート５５及び５６
により奇数側レジスタ群１１へのみ書き込まれることが
可能となる。

【００２６】逆に、信号線ＳＥＬが論理的に“０”の場
合には、ゲート５１ａ、５１ｂ及び５１ｃからなる選択
回路は奇数側レジスタ群１１からの入力を選択し、ま
た、ゲート５２ａ、５２ｂ及び５２ｃからなる選択回路
も奇数側レジスタ群１１からの入力を選択するととも
に、演算器３３からの出力はＡＮＤゲート５５及び５６
により偶数側レジスタ群１０へのみ書き込まれることが
可能となる。

【００２７】以上の実施形態は、２個のレジスタ群に分
割したものであったが、３個以上に分割することも可能
である。図８は、３個のレジスタ群Ａ、Ｂ及びＣに分割
した場合の実施形態を示すブロック図である。レジスタ
群Ａとレジスタ群Ｂとの間には演算器Ｘが設けられ、レ
ジスタ群Ｂとレジスタ群Ｃとの間には演算器Ｙが設けら
れるが、レジスタ群Ａとレジスタ群Ｃとの間にはデータ
転送用の経路のみが存在している。メモリとの間のデー
タのロード／ストアはレジスタ群Ａ及びＣにおいて行わ
れ、レジスタ群Ｂはワーク（作業用）として扱われる。
演算器Ｘ及び演算器Ｙは、図２の加減算用演算器３１ａ
及び３１ｂのように演算方向別の２個の演算器からなる
ものでもよいし、また、図２の除算用演算器３３のよう
に両演算方向兼用の１個の演算器からなるものでもよ
く、さらにいくつかの異なる演算器（加減算用、乗算
用、除算用等）を同時に示しているものと考えてよい。

【００２８】そして、図９（Ａ），（Ｂ）に示されるよ
うに、ＴＹＰＥフィールドの所定の２ビットにより、演
算方向が指定される。例えば、その２ビットが“００”
の場合、演算器Ｘでは、レジスタ群Ａから入力してレジ
スタ群Ｂに出力する演算が行われ、演算器Ｙでは、レジ
スタ群Ｂから入力してレジスタ群Ｃに出力する演算が行
われることを、図９（Ｂ）は示している。なお、“Ａ→
Ｃ”及び“Ａ←Ｃ”は、レジスタ内容の移動(MOVE)が行
われることを示す。このように多数の演算用レジスタを
３分割した場合には、命令フォーマットのレジスタ指定
フィールドが５ビット（レジスタ３２個指定可能）で
も、９６個のレジスタが取り扱われることとなる。

【００２９】また、この実施形態では、図９（Ａ），
（Ｃ）に示されるように、同時発行される３個のオペレ
ーションＯＰ１、ＯＰ２及びＯＰ３を実行する演算器を
指定することができるようになっている。すなわち、例
えば、ＴＹＰＥフィールドの所定の３ビットが“００
０”の場合、オペレーションＯＰ１は演算器Ｘで実行さ
れ、オペレーションＯＰ２及びＯＰ３は演算器Ｙで実行
される。このように、オペレーションを実行する演算器
まで指定できるようにすることにより、データの流れが
最適化された、きめ細かい演算実行のスケジューリング
が可能となる。

【００３０】最後に、４個のレジスタ群に分割した場合
の実施形態について説明する。図１０は、４個のレジス
タ群Ａ、Ｂ、Ｃ及びＤに分割した場合の実施形態を示す
ブロック図である。レジスタ群Ａとレジスタ群Ｂとの間
には演算器Ｘが設けられ、レジスタ群Ｃとレジスタ群Ｄ
との間には演算器Ｙが設けられ、レジスタ群Ａとレジス
タ群Ｃとの間及びレジスタ群Ｂとレジスタ群Ｄとの間に
はデータ転送用の経路のみが設けられている。メモリと
の間のデータのロード／ストアは、レジスタ群Ａ及びＣ
にて行われる。

【００３１】図１１（Ａ），（Ｂ）に示されるように、
ＴＹＰＥフィールドの所定の１ビットにより、演算器Ｘ
における演算方向が指定される。すなわち、演算器Ｘで
は、当該ビットが“０”の場合、レジスタ群Ａから入力
してレジスタ群Ｂに出力する演算が行われ、当該ビット
が“１”の場合、レジスタ群Ｂから入力してレジスタ群
Ａに出力する演算が行われる。同様に、図１１（Ａ），
（Ｃ）に示されるように、ＴＹＰＥフィールドの他の所
定の１ビットにより、演算器Ｙにおける演算方向が指定
される。すなわち、演算器Ｙでは、当該ビットが“０”
の場合、レジスタ群Ｃから入力してレジスタ群Ｄに出力
する演算が行われ、当該ビットが“１”の場合、レジス
タ群Ｄから入力してレジスタ群Ｃに出力する演算が行わ
れる。

【００３２】また、図１１（Ｄ）は、図９（Ｃ）と同様
に、同時発行される３個のオペレーションＯＰ１、ＯＰ
２及びＯＰ３を実行する演算器を指定することが可能で
あることを示している。

【００３３】さらに、図１１（Ａ），（Ｅ）は、ＴＹＰ
Ｅフィールドの所定の２ビットにより、演算器Ｘ若しく
は演算器Ｙによる演算すなわちレジスタ群Ａとレジスタ
群Ｂとの間若しくはレジスタ群Ｃとレジスタ群Ｄとの間
の処理を有効とするか、又はレジスタ群Ａとレジスタ群
Ｃとの間のデータの移動及びレジスタ群Ｂとレジスタ群
Ｄとの間のデータの移動を有効とするか、の指定をする
ことができることを示している。すなわち、当該２ビッ
トが“００”の場合には、レジスタ群Ａとレジスタ群Ｂ
との間若しくはレジスタ群Ｃとレジスタ群Ｄとの間の処
理が有効となって、図１１（Ｂ），（Ｃ），（Ｄ）に示
される演算が実行されるが、例えば、当該２ビットが
“０１”の場合には、Ａ→Ｃ及びＢ←Ｄのレジスタ間に
おけるデータ転送が実行されることとなる。このように
４分割した場合には、命令フォーマットのレジスタ指定
フィールドが例えば４ビット（レジスタ１６個指定可
能）でも、６４個のレジスタが取り扱われることとな
る。

【００３４】以上、本発明の実施形態について述べてき
たが、もちろん本発明はこれに限定されるものではな
く、様々な実施形態を案出することは当業者にとって容
易なことであろう。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
演算用レジスタ数及びそのレジスタビット数が増大した
場合においても、演算処理の高速化、ＬＳＩ上の電力消
費分布の偏りの解消、及び命令フォーマットの簡素化を
図ることが可能な演算装置が提供される。すなわち、多
数の演算用レジスタを複数のレジスタ群に分割すること
により、ループバック経路をなくし、演算処理の高速化
を図ることができる。また、その複数のレジスタ群を分
散しつつＬＳＩに実装すれば、電力消費分布の偏りが解
消される。

【００３６】また、命令形式指定フィールドにおいてレ
ジスタ群番号を指定し、アドレスフィールドにおいてレ
ジスタ群内レジスタ番号を指定する多命令同時発行方式
命令語により制御されるように構成することにより、命
令フォーマットにおいてレジスタ指定のための所要ビッ
ト数が削減され、その削減されるビットを用いて命令機
能の充実を図ることができる。また、演算器を複数個具
備し、命令形式指定フィールドにおいて使用されるべき
演算器を指定する多命令同時発行方式命令語により制御
されるように構成することにより、オペレーションを実
行する演算器まで指定でき、データの流れが最適化され
た、きめ細かい演算実行のスケジューリングが可能とな
る。

【図面の簡単な説明】

【図１】本発明に係る演算装置の基本的構成を示すブロ
ック図である。

【図２】本発明の第１の実施形態（レジスタ２分割）に
係る演算装置の構成を示すブロック図である。

【図３】本発明に係る演算装置のＬＳＩへの実装形態を
説明するための図である。

【図４】レジスタ番号の指定方法を説明するための図で
ある。

【図５】命令フォーマットを例示する図である。

【図６】演算方向別にそれぞれ同一演算器を有する場合
の制御系論理を説明するための図である。

【図７】両演算方向共有の演算器を有する場合の制御系
論理を説明するための図である。

【図８】本発明の第２の実施形態（レジスタ３分割）に
係る演算装置の構成を示すブロック図である。

【図９】該第２の実施形態に係る演算装置の動作を説明
するための図である。

【図１０】本発明の第３の実施形態（レジスタ４分割）
に係る演算装置の構成を示すブロック図である。

【図１１】該第３の実施形態に係る演算装置の動作を説
明するための図である。

【図１２】従来の演算装置の構成を例示するブロック図
である。

【図１３】図１２の演算装置に係る命令フォーマットを
例示する図である。

【符号の説明】

１ａ，１ｂ…レジスタ群２…演算器３…ＬＳＩ１０…偶数側レジスタ群１１…奇数側レジスタ群２０…メモリ３１ａ，３１ｂ…加減算用演算器３２ａ，３２ｂ…乗算用演算器３３…除算用演算器

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/38 G06F 15/78

Claims

(57)【特許請求の範囲】

【請求項１】複数の演算用レジスタを備える演算装置
であって、分割された複数の演算用レジスタ群と、前記複数の演算用レジスタ群のうちの１個の演算用レジ
スタ群に属するレジスタ内容を入力オペランドとし、前
記複数の演算用レジスタ群のうちの他の１個の演算用レ
ジスタ群に属するレジスタ内容を出力オペランドとして
演算を実行する演算器と、を具備し、命令形式指定フィールドにおいて前記演算用レジスタ群
番号を指定し、アドレスフィールドにおいて前記演算用
レジスタ群内レジスタ番号を指定する多命令同時発行方
式命令語により制御される、ことを特徴とする演算装置。
【請求項２】前記複数の演算用レジスタ群が分散され
て実装されている、請求項１に記載の演算装置。
【請求項３】演算器を複数個具備し、命令形式指定フ
ィールドにおいて使用されるべき演算器を指定する多命
令同時発行方式命令語により制御される、請求項１に記
載の演算装置。