JP2739849B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造方法に関し、特に直接コンタクトなどのように半導
体基板と部分的に接触する多結晶シリコン膜の形成方法
に関する。
製造方法に関し、特に直接コンタクトなどのように半導
体基板と部分的に接触する多結晶シリコン膜の形成方法
に関する。
【０００２】
【従来の技術】半導体集積回路では高集積化の観点か
ら、多結晶シリコン膜からなる電極層もしくは配線層を
基板表面部の拡散層へ直接に接続する工程が多用されて
いる。例えば、高速バイポーラ・トランジスタの製造方
法では、寄生抵抗や寄生容量の低減のために、エミッタ
領域とベース領域を自己整合（Ｓｅｌｆ−Ａｌｉｇｎ）
によって形成する技術がある。また、ＭＯＳトランジス
タを主体に構成された高集積のスタティックメモリー
（ＳＲＡＭ）では、メモリーセル内のフリップフロップ
を構成する一対のＭＯＳトランジスタのゲート電極配線
が互いのドレイン領域へ接続される箇所があり、セル面
積を縮小するためにゲート電極となる多結晶シリコン膜
を用いて直接コンタクトを形成している。
ら、多結晶シリコン膜からなる電極層もしくは配線層を
基板表面部の拡散層へ直接に接続する工程が多用されて
いる。例えば、高速バイポーラ・トランジスタの製造方
法では、寄生抵抗や寄生容量の低減のために、エミッタ
領域とベース領域を自己整合（Ｓｅｌｆ−Ａｌｉｇｎ）
によって形成する技術がある。また、ＭＯＳトランジス
タを主体に構成された高集積のスタティックメモリー
（ＳＲＡＭ）では、メモリーセル内のフリップフロップ
を構成する一対のＭＯＳトランジスタのゲート電極配線
が互いのドレイン領域へ接続される箇所があり、セル面
積を縮小するためにゲート電極となる多結晶シリコン膜
を用いて直接コンタクトを形成している。
【０００３】前者の自己整合バイポーラ・トランジスタ
のベースコンタクトの構造および製造方法に関して最新
の例が、アイイーイーイー・インタナショナル・エレク
トロ・デバイシス・ミーティング・テクニカル・ダイジ
ェスト（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，）誌、１９９４年、第
４４１頁−第４４４頁に記載されている。この技術で
は、ＢｉＣＭＯＳデバイスにおけるＭＯＳトランジスタ
とバイポーラ・トランジスタを各々形成するのに必要な
熱処理の違いを調整するために、外部ベースコンタクト
の形成方法を工夫している。この外部ベースコンタクト
の形成方法を図３を参照して説明する。
のベースコンタクトの構造および製造方法に関して最新
の例が、アイイーイーイー・インタナショナル・エレク
トロ・デバイシス・ミーティング・テクニカル・ダイジ
ェスト（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，）誌、１９９４年、第
４４１頁−第４４４頁に記載されている。この技術で
は、ＢｉＣＭＯＳデバイスにおけるＭＯＳトランジスタ
とバイポーラ・トランジスタを各々形成するのに必要な
熱処理の違いを調整するために、外部ベースコンタクト
の形成方法を工夫している。この外部ベースコンタクト
の形成方法を図３を参照して説明する。
【０００４】Ｐ型のシリコン基体の表面部に選択的にＮ
+ 型領域を設け、図３（ａ）に示すように、厚さ１．０
μｍのＮ型エピタキシャル層１０１−１を成長させたシ
リコン基板１０１に素子分離用の図示しないＰ型領域を
形成し、図示しないＰウェル及びＮウェル１０−２を形
成し、選択酸化法により素子分離酸化膜１０２を３００
〜４００ｎｍの厚さに形成する。そして、ＣＭＯＳトラ
ンジスタのゲート酸化膜１０３を成長後、ＣＭＯＳのゲ
ート電極およびバイポーラのベース電極となる多結晶シ
リコン膜１０４を公知のＣＶＤ技術により、１５０〜３
００ｎｍの厚さで成長する。この際、多結晶シリコン膜
１０４には不純物を添加しない。次に、エミッタ電極と
ベース電極を電気的に絶縁するために、例えば窒化シリ
コン膜などの絶縁膜１０５を多結晶シリコン膜１０４の
上に１００〜２００ｎｍの厚さで成長する。その後、公
知の光露光技術を用いてバイポーラ・トランジスタのベ
ースとエミッタを形成する領域以外にマスクをかけて、
公知のドライエッチング技術により絶縁膜１０５と多結
晶シリコン膜１０４を除去する。これによって、エミッ
タ電極を接続させるための穴、すなわちエミッタコンタ
クト孔１０６が開口される。ただし、ゲート酸化膜１０
３が多結晶シリコン膜１０４のエッチングのストッパー
となるので、バイポーラ・トランジスタのベースとエミ
ッタを形成する領域表面上部にはＣＭＯＳのゲート酸化
膜１０３が残存している。そのため、多結晶シリコン膜
１０４の下層にあるゲート酸化膜３を公知のウエットエ
ッチング技術により、水平方向に１００から２００ｎｍ
ほど除去する。これによって、多結晶シリコン膜１０４
の下部に水平方向にゲート酸化膜厚さの隙間１０７が形
成される。次に、図３（ｂ）に示すように、公知のＵＨ
Ｖ−ＣＶＤ（超高真空ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ
Ｖａｃｕｕｍ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））
技術によりＳｉ2 Ｈ6 ガスとＢ2 Ｈ6 ガスを用いて、１
×１０20ｃｍ-3程度の高濃度にボロンを含み開口部と隙
間部で単結晶となるシリコン膜１０８を基板全面に成長
させる。次に、図３（ｃ）に示すように、公知の等方性
エッチングにより、隙間１０７に埋めこまれた単結晶シ
リコン膜１０８ａ（リンクベースとなる）を残してシリ
コン膜１０８を除去する。
+ 型領域を設け、図３（ａ）に示すように、厚さ１．０
μｍのＮ型エピタキシャル層１０１−１を成長させたシ
リコン基板１０１に素子分離用の図示しないＰ型領域を
形成し、図示しないＰウェル及びＮウェル１０−２を形
成し、選択酸化法により素子分離酸化膜１０２を３００
〜４００ｎｍの厚さに形成する。そして、ＣＭＯＳトラ
ンジスタのゲート酸化膜１０３を成長後、ＣＭＯＳのゲ
ート電極およびバイポーラのベース電極となる多結晶シ
リコン膜１０４を公知のＣＶＤ技術により、１５０〜３
００ｎｍの厚さで成長する。この際、多結晶シリコン膜
１０４には不純物を添加しない。次に、エミッタ電極と
ベース電極を電気的に絶縁するために、例えば窒化シリ
コン膜などの絶縁膜１０５を多結晶シリコン膜１０４の
上に１００〜２００ｎｍの厚さで成長する。その後、公
知の光露光技術を用いてバイポーラ・トランジスタのベ
ースとエミッタを形成する領域以外にマスクをかけて、
公知のドライエッチング技術により絶縁膜１０５と多結
晶シリコン膜１０４を除去する。これによって、エミッ
タ電極を接続させるための穴、すなわちエミッタコンタ
クト孔１０６が開口される。ただし、ゲート酸化膜１０
３が多結晶シリコン膜１０４のエッチングのストッパー
となるので、バイポーラ・トランジスタのベースとエミ
ッタを形成する領域表面上部にはＣＭＯＳのゲート酸化
膜１０３が残存している。そのため、多結晶シリコン膜
１０４の下層にあるゲート酸化膜３を公知のウエットエ
ッチング技術により、水平方向に１００から２００ｎｍ
ほど除去する。これによって、多結晶シリコン膜１０４
の下部に水平方向にゲート酸化膜厚さの隙間１０７が形
成される。次に、図３（ｂ）に示すように、公知のＵＨ
Ｖ−ＣＶＤ（超高真空ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ
Ｖａｃｕｕｍ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））
技術によりＳｉ2 Ｈ6 ガスとＢ2 Ｈ6 ガスを用いて、１
×１０20ｃｍ-3程度の高濃度にボロンを含み開口部と隙
間部で単結晶となるシリコン膜１０８を基板全面に成長
させる。次に、図３（ｃ）に示すように、公知の等方性
エッチングにより、隙間１０７に埋めこまれた単結晶シ
リコン膜１０８ａ（リンクベースとなる）を残してシリ
コン膜１０８を除去する。
【０００５】次に、図３（ｄ）に示すように、真性ベー
ス領域１１２を形成するためのＢＦ2 + の注入及びコレ
クタ引出領域（図示しない）を形成するためのリンイオ
ンの注入を行なう。次に酸化シリコン膜でなるスペーサ
１０９を形成し、Ｎ+ 型多結晶シリコン膜１１０、酸化
シリコン膜１１１を順次に堆積し、パターニングするこ
とによってエミッタ電極を形成する。次に、図３（ｅ）
に示すように、多結晶シリコン膜１０８をパターニング
することによってｐＭＯＳトランジスタのゲート電極１
１４、ベース電極１１３を形成し、酸化シリコン膜でな
るスペーサ１１５を形成し、ＢＦ2 + の注入を行なう。
次に９００℃で熱処理を行なうことにより、エミッタ領
域１１７，グラフト・ベース領域１１８，ソース・ドレ
イン領域１１６が形成される。
ス領域１１２を形成するためのＢＦ2 + の注入及びコレ
クタ引出領域（図示しない）を形成するためのリンイオ
ンの注入を行なう。次に酸化シリコン膜でなるスペーサ
１０９を形成し、Ｎ+ 型多結晶シリコン膜１１０、酸化
シリコン膜１１１を順次に堆積し、パターニングするこ
とによってエミッタ電極を形成する。次に、図３（ｅ）
に示すように、多結晶シリコン膜１０８をパターニング
することによってｐＭＯＳトランジスタのゲート電極１
１４、ベース電極１１３を形成し、酸化シリコン膜でな
るスペーサ１１５を形成し、ＢＦ2 + の注入を行なう。
次に９００℃で熱処理を行なうことにより、エミッタ領
域１１７，グラフト・ベース領域１１８，ソース・ドレ
イン領域１１６が形成される。
【０００６】一方、ＭＯＳトランジスタを主体に構成さ
れた高集積のスタティックメモリー（ＳＲＡＭ）の直接
コンタクトの従来例について説明する。これの典型的な
例は、（社）電気通信協会発行「ＬＳＩ技術の基礎」
（加藤浩太郎編著）の第１９０頁から第１９２頁にかけ
て記載されている。
れた高集積のスタティックメモリー（ＳＲＡＭ）の直接
コンタクトの従来例について説明する。これの典型的な
例は、（社）電気通信協会発行「ＬＳＩ技術の基礎」
（加藤浩太郎編著）の第１９０頁から第１９２頁にかけ
て記載されている。
【０００７】図４（ａ）は高抵抗負荷型のＳＲＡＭセル
の典型例を示す平面図、図４（ｂ）は回路図である。Ｍ
ＯＳトランジスタＴ1 〜Ｔ4 はＰ型シリコン基板２０１
の表面部に形成されたＮ型拡散層２０９と多結晶シリコ
ン膜２０６−１，２０６−２，２０６でなるゲート電極
とを有している。第１層アルミニウム配線２１１で構成
されるビット線Ｂ1 ，Ｂ2 はコンタクトホールＣ1 を介
してそれぞれＴ3 ，Ｔ4 のソース・ドレイン領域の一方
に接続される。Ｔ3 〜Ｔ4 のゲート電極は連結されてワ
ード線Ｗの一部を兼ねる。すなわち、ワード線Ｗは多結
晶シリコン膜２０６とこれに接続される第２層アルミニ
ウム配線２１２とで構成される。Ｔ1 ，Ｔ2 のゲート電
極（２０６−１，２０６−２）はそれぞれＮ型拡散層と
直接コンタクトＤＣで接触している。高抵抗負荷素子Ｒ
1 ，Ｒ2 は高抵抗多結晶シリコン膜２１０（スルーホー
ルＣ2 でゲート電極（２０６−１，２０６−２）にそれ
ぞれ接続される）でなり、高濃度にドーピングされた多
結晶シリコン膜２１０ａでなる電源線ＶCCに連結してい
る。
の典型例を示す平面図、図４（ｂ）は回路図である。Ｍ
ＯＳトランジスタＴ1 〜Ｔ4 はＰ型シリコン基板２０１
の表面部に形成されたＮ型拡散層２０９と多結晶シリコ
ン膜２０６−１，２０６−２，２０６でなるゲート電極
とを有している。第１層アルミニウム配線２１１で構成
されるビット線Ｂ1 ，Ｂ2 はコンタクトホールＣ1 を介
してそれぞれＴ3 ，Ｔ4 のソース・ドレイン領域の一方
に接続される。Ｔ3 〜Ｔ4 のゲート電極は連結されてワ
ード線Ｗの一部を兼ねる。すなわち、ワード線Ｗは多結
晶シリコン膜２０６とこれに接続される第２層アルミニ
ウム配線２１２とで構成される。Ｔ1 ，Ｔ2 のゲート電
極（２０６−１，２０６−２）はそれぞれＮ型拡散層と
直接コンタクトＤＣで接触している。高抵抗負荷素子Ｒ
1 ，Ｒ2 は高抵抗多結晶シリコン膜２１０（スルーホー
ルＣ2 でゲート電極（２０６−１，２０６−２）にそれ
ぞれ接続される）でなり、高濃度にドーピングされた多
結晶シリコン膜２１０ａでなる電源線ＶCCに連結してい
る。
【０００８】次にこのＳＲＡＭセルの形成方法について
説明する。
説明する。
【０００９】図５（ａ）に示すように、Ｐ型のシリコン
基板２０１の表面に公知の技術である選択酸化（ＬＯＣ
ＯＳ）法で素子分離酸化膜２０２を３００〜４００ｎｍ
の厚さに形成する。そして、ＣＭＯＳトランジスタのゲ
ート酸化膜２０３を成長後、直接コンタクトとなる部分
のゲート酸化膜２０３を除去するため、公知の光露光技
術を用いてレジストマスク２０４をかけ、ウエットエッ
チングにより除去してシリコン面２０５を露出させ、図
５（ｂ）に示すようにレジストマスク２０４を除去す
る。次に、図５（ｃ）に示すように、ＣＭＯＳのゲート
電極となる多結晶シリコン膜２０６を公知のＣＶＤ技術
により、１５０〜３００ｎｍの厚さに成長する。この
際、多結晶シリコン膜２０６にはリンを熱拡散してｎ導
電型とする。次に、公知の光露光技術を用いて、図５
（ｃ）に示すように、ゲート電極となる部分の多結晶シ
リコン膜２０６を残すためレジストマスク２０７をかけ
て、公知のドライエッチング技術により、多結晶シリコ
ン膜２０６をパターニングすることによって、図５
（ｄ）に示すように、ゲート電極２０６−１，２０６−
２を形成する。次に、ヒ素イオンなどを注入し、熱処理
を行なうことにより、Ｎ型拡散層２０９及び直接コンタ
クトＤＣを形成する。次に、図示しない第１の層間絶縁
膜を堆積し、スルーホールＣ2 を形成し、高抵抗多結晶
シリコン膜２１０を堆積し、電源線ＶCCを形成するため
ヒ素イオンを選択的に注入してＮ+ 型多結晶シリコン膜
２１０ａを形成し、パターニングすることによって高抵
抗負荷素子Ｒ1 ，Ｒ2 を形成する。次に図示しない第２
の層間絶縁膜（図示しない）を堆積し、コンタクトホー
ルＣ1 を形成し、第１層アルミニウム配線２１１
（Ｂ1 ）を形成し、図示しない第３の層間絶縁膜を堆積
し、ワード線の一部を兼ねるゲート電極（２０６）に達
する図示しないスルーホールを所定箇所に設け、第２層
アルミニウム配線２１２（Ｗ）を形成する。
基板２０１の表面に公知の技術である選択酸化（ＬＯＣ
ＯＳ）法で素子分離酸化膜２０２を３００〜４００ｎｍ
の厚さに形成する。そして、ＣＭＯＳトランジスタのゲ
ート酸化膜２０３を成長後、直接コンタクトとなる部分
のゲート酸化膜２０３を除去するため、公知の光露光技
術を用いてレジストマスク２０４をかけ、ウエットエッ
チングにより除去してシリコン面２０５を露出させ、図
５（ｂ）に示すようにレジストマスク２０４を除去す
る。次に、図５（ｃ）に示すように、ＣＭＯＳのゲート
電極となる多結晶シリコン膜２０６を公知のＣＶＤ技術
により、１５０〜３００ｎｍの厚さに成長する。この
際、多結晶シリコン膜２０６にはリンを熱拡散してｎ導
電型とする。次に、公知の光露光技術を用いて、図５
（ｃ）に示すように、ゲート電極となる部分の多結晶シ
リコン膜２０６を残すためレジストマスク２０７をかけ
て、公知のドライエッチング技術により、多結晶シリコ
ン膜２０６をパターニングすることによって、図５
（ｄ）に示すように、ゲート電極２０６−１，２０６−
２を形成する。次に、ヒ素イオンなどを注入し、熱処理
を行なうことにより、Ｎ型拡散層２０９及び直接コンタ
クトＤＣを形成する。次に、図示しない第１の層間絶縁
膜を堆積し、スルーホールＣ2 を形成し、高抵抗多結晶
シリコン膜２１０を堆積し、電源線ＶCCを形成するため
ヒ素イオンを選択的に注入してＮ+ 型多結晶シリコン膜
２１０ａを形成し、パターニングすることによって高抵
抗負荷素子Ｒ1 ，Ｒ2 を形成する。次に図示しない第２
の層間絶縁膜（図示しない）を堆積し、コンタクトホー
ルＣ1 を形成し、第１層アルミニウム配線２１１
（Ｂ1 ）を形成し、図示しない第３の層間絶縁膜を堆積
し、ワード線の一部を兼ねるゲート電極（２０６）に達
する図示しないスルーホールを所定箇所に設け、第２層
アルミニウム配線２１２（Ｗ）を形成する。
【００１０】
【発明が解決しようとする課題】第１の従来例では、基
板表面全体に多結晶シリコン膜を堆積させた後、隙間に
単結晶シリコン膜１０８ａを残すため等方性エッチング
を行なう必要があるので工程の増加を招くばかりか、真
性ベース領域１１２が形成される基板表面を必ずエッチ
ングしてしまうが、その寸法の制御が困難であるので、
バイポーラ・トランジスタの歩留まりを低下させやすい
という問題点がある。一方、第２の従来例の直接コンタ
クトの形成では、ゲート電極をパターニングする際に、
直接コンタクトの周囲で必ずシリコン基板をエッチング
して不必要な溝が形成されてしまうので、直接コンタク
トとソース・ドレイン間の寄生抵抗を増加させ易いとい
う問題点がある。
板表面全体に多結晶シリコン膜を堆積させた後、隙間に
単結晶シリコン膜１０８ａを残すため等方性エッチング
を行なう必要があるので工程の増加を招くばかりか、真
性ベース領域１１２が形成される基板表面を必ずエッチ
ングしてしまうが、その寸法の制御が困難であるので、
バイポーラ・トランジスタの歩留まりを低下させやすい
という問題点がある。一方、第２の従来例の直接コンタ
クトの形成では、ゲート電極をパターニングする際に、
直接コンタクトの周囲で必ずシリコン基板をエッチング
して不必要な溝が形成されてしまうので、直接コンタク
トとソース・ドレイン間の寄生抵抗を増加させ易いとい
う問題点がある。
【００１１】従って、本発明の目的は、半導体基板表面
を被覆する絶縁膜に設けられた開口部で部分的に前記半
導体基板表面と接触する多結晶シリコン電極もしくは配
線を前記半導体基板表面を殆んどエッチングすることな
く形成できる半導体集積回路の製造方法を提供すること
にある。
を被覆する絶縁膜に設けられた開口部で部分的に前記半
導体基板表面と接触する多結晶シリコン電極もしくは配
線を前記半導体基板表面を殆んどエッチングすることな
く形成できる半導体集積回路の製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、半導体基板の表面に所定厚さの絶縁膜を
形成し多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜をパターニングし露出した前記絶縁膜をウエ
ットエッチングして前記多結晶シリコン膜と半導体基板
との間に所定寸法の隙間を形成する工程と、１×１０-7
Ｐａ未満の超高真空下で７００℃以上の温度で加熱する
ことにより前記多結晶シリコン膜を半導体基板に接触さ
せて前記隙間をなくす工程とを有するというものであ
る。この場合、不純物を意図的にドーピングせずに多結
晶シリコン膜を堆積することができる。
の製造方法は、半導体基板の表面に所定厚さの絶縁膜を
形成し多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜をパターニングし露出した前記絶縁膜をウエ
ットエッチングして前記多結晶シリコン膜と半導体基板
との間に所定寸法の隙間を形成する工程と、１×１０-7
Ｐａ未満の超高真空下で７００℃以上の温度で加熱する
ことにより前記多結晶シリコン膜を半導体基板に接触さ
せて前記隙間をなくす工程とを有するというものであ
る。この場合、不純物を意図的にドーピングせずに多結
晶シリコン膜を堆積することができる。
【００１３】又、Ｂ2 Ｈ6 ガスを供給しつつ加熱して多
結晶シリコン膜を半導体基板に接触させ、前記多結晶シ
リコン膜にＰ型不純物をドーピングした後再び加熱して
前記半導体基板の表面部に選択的にＰ型拡散層をバイポ
ーラ・トランジスタのグラフトベース領域として形成す
ることができる。
結晶シリコン膜を半導体基板に接触させ、前記多結晶シ
リコン膜にＰ型不純物をドーピングした後再び加熱して
前記半導体基板の表面部に選択的にＰ型拡散層をバイポ
ーラ・トランジスタのグラフトベース領域として形成す
ることができる。
【００１４】更に、多結晶シリコン膜を半導体基板と接
触させた後に前記多結晶シリコン膜にＮ型不純物を導入
し、再び加熱して前記半導体基板の表面部に選択的にＮ
型拡散層をＭＯＳトランジスタのソース・ドレイン領域
と連結する直接コンタクトとして形成することができ
る。
触させた後に前記多結晶シリコン膜にＮ型不純物を導入
し、再び加熱して前記半導体基板の表面部に選択的にＮ
型拡散層をＭＯＳトランジスタのソース・ドレイン領域
と連結する直接コンタクトとして形成することができ
る。
【００１５】隙間を形成するのに絶縁膜をウエットエッ
チングし、超高真空下での熱処理により多結晶シリコン
膜を半導体基板表面と接触させるので半導体基板表面は
殆んどエッチングされない。
チングし、超高真空下での熱処理により多結晶シリコン
膜を半導体基板表面と接触させるので半導体基板表面は
殆んどエッチングされない。
【００１６】
【発明の実施の形態】本発明の第１の実施の形態につい
て説明する。
て説明する。
【００１７】（１００）表面を有するＰ型のシリコン基
体の表面部に選択的にＮ+ 型領域を設け、図１（ａ）に
示すように、厚さ１．０μｍのＮ型エピタキシャル層１
０１−１を成長させたシリコン基板１０１に素子分離用
の図示しないＰ型領域を形成し、図示しないＰウェル及
びＮウェル１０−２を形成し、選択酸化法により素子分
離酸化膜１０２を３００〜４００ｎｍの厚さに形成す
る。そして、ＣＭＯＳトランジスタのゲート酸化膜１０
３を７ｎｍ〜１５ｎｍ、例えば７ｎｍ成長後、ＣＭＯＳ
のゲート電極およびバイポーラのベース電極となる多結
晶シリコン膜１０４Ａを公知のＣＶＤ技術により、１５
０〜３００ｎｍの厚さで成長する。この際、多結晶シリ
コン膜１０４Ａには不純物を添加しない。次に、エミッ
タ電極とベース電極を電気的に絶縁するために、例えば
窒化シリコン膜などの絶縁膜１０５を多結晶シリコン膜
１０４Ａの上に１００〜２００ｎｍの厚さで成長する。
その後、公知の光露光技術を用いてバイポーラ・トラン
ジスタのベースとエミッタを形成する領域以外にマスク
をかけて、公知のドライエッチング技術により絶縁膜１
０５と多結晶シリコン膜１０４Ａを除去する。これによ
って、エミッタ電極を接続させるための穴、すなわちエ
ミッタコンタクト１０６が開口される。ただし、ゲート
酸化膜１０３が多結晶シリコン膜１０４Ａのエッチング
のストッパーとなるので、バイポーラ・トランジスタの
ベースとエミッタを形成する領域表面上部にはＣＭＯＳ
のゲート酸化膜１０３が残存している。そのため、多結
晶シリコン膜１０４Ａの下層にあるゲート酸化膜１０３
を公知のウエットエッチング技術により、水平方向に１
００から２００ｎｍほど除去する。これによって、多結
晶シリコン膜１０４Ａの下部に水平方向にゲート酸化膜
厚さの隙間１０７が形成される。
体の表面部に選択的にＮ+ 型領域を設け、図１（ａ）に
示すように、厚さ１．０μｍのＮ型エピタキシャル層１
０１−１を成長させたシリコン基板１０１に素子分離用
の図示しないＰ型領域を形成し、図示しないＰウェル及
びＮウェル１０−２を形成し、選択酸化法により素子分
離酸化膜１０２を３００〜４００ｎｍの厚さに形成す
る。そして、ＣＭＯＳトランジスタのゲート酸化膜１０
３を７ｎｍ〜１５ｎｍ、例えば７ｎｍ成長後、ＣＭＯＳ
のゲート電極およびバイポーラのベース電極となる多結
晶シリコン膜１０４Ａを公知のＣＶＤ技術により、１５
０〜３００ｎｍの厚さで成長する。この際、多結晶シリ
コン膜１０４Ａには不純物を添加しない。次に、エミッ
タ電極とベース電極を電気的に絶縁するために、例えば
窒化シリコン膜などの絶縁膜１０５を多結晶シリコン膜
１０４Ａの上に１００〜２００ｎｍの厚さで成長する。
その後、公知の光露光技術を用いてバイポーラ・トラン
ジスタのベースとエミッタを形成する領域以外にマスク
をかけて、公知のドライエッチング技術により絶縁膜１
０５と多結晶シリコン膜１０４Ａを除去する。これによ
って、エミッタ電極を接続させるための穴、すなわちエ
ミッタコンタクト１０６が開口される。ただし、ゲート
酸化膜１０３が多結晶シリコン膜１０４Ａのエッチング
のストッパーとなるので、バイポーラ・トランジスタの
ベースとエミッタを形成する領域表面上部にはＣＭＯＳ
のゲート酸化膜１０３が残存している。そのため、多結
晶シリコン膜１０４Ａの下層にあるゲート酸化膜１０３
を公知のウエットエッチング技術により、水平方向に１
００から２００ｎｍほど除去する。これによって、多結
晶シリコン膜１０４Ａの下部に水平方向にゲート酸化膜
厚さの隙間１０７が形成される。
【００１８】次に、ＵＨＶ−ＣＶＤ装置中にて、１×１
０-8Ｐａ以下の圧力の超高真空にしたのち、微量のＢ2
Ｈ6 ガスのみを供給しながら、１×１０-7Ｐａ以下の超
高真空中で基板に７００℃以上例えば、７５０℃の温度
で、約５分の熱処理を加える。多結晶シリコン中の粒界
を通してのシリコン原子の自己拡散が起こり、多結晶シ
リコンを開口した側壁部分が湾曲して、基板と物理的に
接触し、図１（ｂ）に示すように、直接コンタクトが形
成されるＮ型エピタキシャル層１０１−１の界面近傍１
１９では単結晶になる。又、界面近傍ではボロンがドー
ピングされてＰ型になる。この反応過程では真空度と温
度が重要である。１×１０-7Ｐａ以上の圧力であった
り、基板温度が７００℃以下では上述の反応は起こりに
くくなる。この理由は明確ではないが、高温減圧状態に
よりＢ2 Ｈ6 ガスの基板表面への供給を高めたことによ
り、多結晶シリコン膜の粒界を通してのシリコン原子の
自己拡散が律速されやすくなることや、多結晶シリコン
の結晶粒は温度が大きいほど小さくなり、シリコンの
（１００）面を主とするものになりやすいことも影響し
ている。尚、上述の反応過程において、Ｂ2 Ｈ6 ガスを
供給しているが、これは、不純物添加はともかくとして
表面の清浄化を促進する役目がある。この反応過程では
真空度と温度の他に多結晶シリコン膜１０４Ａ中の不純
物濃度が重要なパラメータである。特に、多結晶シリコ
ン中に含まれるボロンの濃度は少ないことが望ましい
が、半導体分野で通常行なわれるＣＶＤ法により、不純
物を意図的にドーピングしないで形成するアンドープ多
結晶シリコン膜を使用すれば良い。
０-8Ｐａ以下の圧力の超高真空にしたのち、微量のＢ2
Ｈ6 ガスのみを供給しながら、１×１０-7Ｐａ以下の超
高真空中で基板に７００℃以上例えば、７５０℃の温度
で、約５分の熱処理を加える。多結晶シリコン中の粒界
を通してのシリコン原子の自己拡散が起こり、多結晶シ
リコンを開口した側壁部分が湾曲して、基板と物理的に
接触し、図１（ｂ）に示すように、直接コンタクトが形
成されるＮ型エピタキシャル層１０１−１の界面近傍１
１９では単結晶になる。又、界面近傍ではボロンがドー
ピングされてＰ型になる。この反応過程では真空度と温
度が重要である。１×１０-7Ｐａ以上の圧力であった
り、基板温度が７００℃以下では上述の反応は起こりに
くくなる。この理由は明確ではないが、高温減圧状態に
よりＢ2 Ｈ6 ガスの基板表面への供給を高めたことによ
り、多結晶シリコン膜の粒界を通してのシリコン原子の
自己拡散が律速されやすくなることや、多結晶シリコン
の結晶粒は温度が大きいほど小さくなり、シリコンの
（１００）面を主とするものになりやすいことも影響し
ている。尚、上述の反応過程において、Ｂ2 Ｈ6 ガスを
供給しているが、これは、不純物添加はともかくとして
表面の清浄化を促進する役目がある。この反応過程では
真空度と温度の他に多結晶シリコン膜１０４Ａ中の不純
物濃度が重要なパラメータである。特に、多結晶シリコ
ン中に含まれるボロンの濃度は少ないことが望ましい
が、半導体分野で通常行なわれるＣＶＤ法により、不純
物を意図的にドーピングしないで形成するアンドープ多
結晶シリコン膜を使用すれば良い。
【００１９】なお、隙間１０７の厚さ及び水平方向距離
はコンタクト抵抗に影響するので重要であるが、ゲート
絶縁膜１０３の厚さ１５ｎｍ、水平距離５００ｎｍ迄な
らば、前述した超高真空中での加熱処理によりシリコン
で埋めることができた。従ってＢｉＣＭＯＳにおけるバ
イポーラ・トランジスタのリンクベースの形成に利用で
きる。
はコンタクト抵抗に影響するので重要であるが、ゲート
絶縁膜１０３の厚さ１５ｎｍ、水平距離５００ｎｍ迄な
らば、前述した超高真空中での加熱処理によりシリコン
で埋めることができた。従ってＢｉＣＭＯＳにおけるバ
イポーラ・トランジスタのリンクベースの形成に利用で
きる。
【００２０】なお、図１（ｂ）では、多結晶シリコン膜
１０４Ａの開口部における湾曲は、判り易くするため誇
張して図示してある。
１０４Ａの開口部における湾曲は、判り易くするため誇
張して図示してある。
【００２１】次に、従来例と同様にして、図１（ｃ）に
示すように、真性ベース領域１１２及び図示しないコレ
クタ引出領域を形成し、スペーサ１０９Ａを形成し、Ｎ
+ 型多結晶シリコン膜１１０，酸化シリコン膜１１１を
形成しパターニングにしてエミッタ電極を形成する。次
に、多結晶シリコン膜１０４Ａをパターニングして図１
（ｄ）に示すようにベース電極１１３及びゲート電極１
１４を形成し、スペーサ１１５を形成し、ＢＦ2 + を注
入する。ゲート電極１１４、ベース電極１１３にドーピ
ングするとともに一対のソース・ドレイン領域１１６を
形成するためである。次に９００℃で熱処理を行ない、
エミッタ領域１１７，グラフト・ベース領域１１８，ソ
ース・ドレイン領域１１６を形成する。
示すように、真性ベース領域１１２及び図示しないコレ
クタ引出領域を形成し、スペーサ１０９Ａを形成し、Ｎ
+ 型多結晶シリコン膜１１０，酸化シリコン膜１１１を
形成しパターニングにしてエミッタ電極を形成する。次
に、多結晶シリコン膜１０４Ａをパターニングして図１
（ｄ）に示すようにベース電極１１３及びゲート電極１
１４を形成し、スペーサ１１５を形成し、ＢＦ2 + を注
入する。ゲート電極１１４、ベース電極１１３にドーピ
ングするとともに一対のソース・ドレイン領域１１６を
形成するためである。次に９００℃で熱処理を行ない、
エミッタ領域１１７，グラフト・ベース領域１１８，ソ
ース・ドレイン領域１１６を形成する。
【００２２】第１の従来例で説明したシリコン膜１０８
のエッチングを行なうときにエミッタコンタクト孔１０
６ａ部で半導体基板のＮ型エピタキシャル層１０１−１
の表面がエッチングされてしまうという問題点は回避で
きる。ゲート酸化膜１０３をウエットエッチングで除去
するとき選択比を十分とれるのでＮ型エピタキシャル層
１０１−１の露出面は殆んどエッチングされない。又、
シリコン膜１０８の形成とエッチングの代りに超高真空
下での熱処理を行なえはよいので工程数が削減される。
のエッチングを行なうときにエミッタコンタクト孔１０
６ａ部で半導体基板のＮ型エピタキシャル層１０１−１
の表面がエッチングされてしまうという問題点は回避で
きる。ゲート酸化膜１０３をウエットエッチングで除去
するとき選択比を十分とれるのでＮ型エピタキシャル層
１０１−１の露出面は殆んどエッチングされない。又、
シリコン膜１０８の形成とエッチングの代りに超高真空
下での熱処理を行なえはよいので工程数が削減される。
【００２３】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２４】図２（ａ）に示すように、Ｐ型のシリコン
基板２０１の表面（（１００）面）に公知の技術である
選択酸化（ＬＯＣＯＳ）法で素子分離酸化膜２０２を３
００〜４００ｎｍの厚さに形成する。そして、ＣＭＯＳ
トランジスタのゲート酸化膜２０３を７ｎｍ〜１５ｎ
ｍ、例えば７ｎｍ成長後，ＣＭＯＳのゲート電極となる
多結晶シリコン膜２０６を公知のＣＶＤ技術により、１
５０〜３００ｎｍの厚さで成長する。この際、多結晶シ
リコン膜２０６には不純物を添加しない。公知の光露光
技術を用いて、ゲート電極となる部分の多結晶シリコン
膜２０６を残すようにレジストマスク２１３をかけて、
公知のドライエッチング技術により、多結晶シリコン膜
２０６を除去する。こうして、図２（ｂ）に示すよう
に、ゲート電極２０６−１，２０６−２が形成される。
ただし、ゲート酸化膜２０３が多結晶シリコン膜２０６
のエッチングのストッパーとなるようＣｌ2 又はＨＢｒ
などのガスを使用することによって、直接コンタクトを
形成する領域上部にはＣＭＯＳのゲート酸化膜２０３が
残存させるようにする。次に、図２（ｃ）に示すよう
に、公知の光露光技術を用いて、ＭＯＳトランジスタの
ゲート酸化膜がウエットエッチングによって除去される
のを防ぐためにレジストマスク２１４をかける。その
後、直接コンタクト形成領域にあるゲート酸化膜２０３
を公知のウエットエッチング技術により、水平方向に１
００から２００ｎｍほど除去する。これによって、多結
晶シリコン膜２０６−１の下部に水平方向にゲート酸化
膜厚さの隙間２１５が形成される。
基板２０１の表面（（１００）面）に公知の技術である
選択酸化（ＬＯＣＯＳ）法で素子分離酸化膜２０２を３
００〜４００ｎｍの厚さに形成する。そして、ＣＭＯＳ
トランジスタのゲート酸化膜２０３を７ｎｍ〜１５ｎ
ｍ、例えば７ｎｍ成長後，ＣＭＯＳのゲート電極となる
多結晶シリコン膜２０６を公知のＣＶＤ技術により、１
５０〜３００ｎｍの厚さで成長する。この際、多結晶シ
リコン膜２０６には不純物を添加しない。公知の光露光
技術を用いて、ゲート電極となる部分の多結晶シリコン
膜２０６を残すようにレジストマスク２１３をかけて、
公知のドライエッチング技術により、多結晶シリコン膜
２０６を除去する。こうして、図２（ｂ）に示すよう
に、ゲート電極２０６−１，２０６−２が形成される。
ただし、ゲート酸化膜２０３が多結晶シリコン膜２０６
のエッチングのストッパーとなるようＣｌ2 又はＨＢｒ
などのガスを使用することによって、直接コンタクトを
形成する領域上部にはＣＭＯＳのゲート酸化膜２０３が
残存させるようにする。次に、図２（ｃ）に示すよう
に、公知の光露光技術を用いて、ＭＯＳトランジスタの
ゲート酸化膜がウエットエッチングによって除去される
のを防ぐためにレジストマスク２１４をかける。その
後、直接コンタクト形成領域にあるゲート酸化膜２０３
を公知のウエットエッチング技術により、水平方向に１
００から２００ｎｍほど除去する。これによって、多結
晶シリコン膜２０６−１の下部に水平方向にゲート酸化
膜厚さの隙間２１５が形成される。
【００２５】次に、レジストマスク２１４を除去し、Ｕ
ＨＶ−ＣＶＤ装置中などにて、１×１０-7Ｐａ以下の圧
力の高真空中で基板に７００℃以上例えば８００℃の温
度で、数分の熱処理を加える。多結晶シリコン中の粒界
を通してのシリコン原子の自己拡散が起こり、多結晶シ
リコンを開口した側壁部分が湾曲して、図２（ｄ）に示
すように、基板と物理的に接触し、直接コンタクト部２
１６が形成される。シリコン基板２０１との界面近傍で
は単結晶になっている。この反応過程では真空度と温度
が重要である。１×１０-7Ｐａ以上の圧力の真空度であ
ったり、基板温度が７００℃以下では上述の反応は起こ
りにくくなる。この理由は明確ではないが、高温低圧の
ために多結晶シリコン膜の粒界を通してのシリコン原子
の自己拡散が律速されやすくなることや、多結晶シリコ
ンの結晶粒は温度が大きいほど小さくなり、シリコンの
（１００）面を主とするものになりやすいことも影響し
ている。又、この反応過程では真空度と温度の他に多結
晶シリコン膜２０６中の不純物濃度が重要なパラメータ
である。特に、多結晶シリコン中に含まれるボロンの濃
度は少ないことが望ましいが、半導体分野で通常行なわ
れるＣＶＤ法により、不純物を意図的にドーピングしな
いで形成するアンドープ多結晶シリコン膜を使用すれば
良い。
ＨＶ−ＣＶＤ装置中などにて、１×１０-7Ｐａ以下の圧
力の高真空中で基板に７００℃以上例えば８００℃の温
度で、数分の熱処理を加える。多結晶シリコン中の粒界
を通してのシリコン原子の自己拡散が起こり、多結晶シ
リコンを開口した側壁部分が湾曲して、図２（ｄ）に示
すように、基板と物理的に接触し、直接コンタクト部２
１６が形成される。シリコン基板２０１との界面近傍で
は単結晶になっている。この反応過程では真空度と温度
が重要である。１×１０-7Ｐａ以上の圧力の真空度であ
ったり、基板温度が７００℃以下では上述の反応は起こ
りにくくなる。この理由は明確ではないが、高温低圧の
ために多結晶シリコン膜の粒界を通してのシリコン原子
の自己拡散が律速されやすくなることや、多結晶シリコ
ンの結晶粒は温度が大きいほど小さくなり、シリコンの
（１００）面を主とするものになりやすいことも影響し
ている。又、この反応過程では真空度と温度の他に多結
晶シリコン膜２０６中の不純物濃度が重要なパラメータ
である。特に、多結晶シリコン中に含まれるボロンの濃
度は少ないことが望ましいが、半導体分野で通常行なわ
れるＣＶＤ法により、不純物を意図的にドーピングしな
いで形成するアンドープ多結晶シリコン膜を使用すれば
良い。
【００２６】なお、隙間２１５の厚さ及び水平方向距離
はコンタクト抵抗に影響するので重要であるが、ゲート
絶縁膜１０３の厚さ１５ｎｍ、水平距離５００ｎｍ迄な
らば、前述した超高真空中での加熱処理によりシリコン
で埋めることができた。従って４Ｍビット以上のＳＲＡ
Ｍに使用できる。
はコンタクト抵抗に影響するので重要であるが、ゲート
絶縁膜１０３の厚さ１５ｎｍ、水平距離５００ｎｍ迄な
らば、前述した超高真空中での加熱処理によりシリコン
で埋めることができた。従って４Ｍビット以上のＳＲＡ
Ｍに使用できる。
【００２７】次に、図２（ｅ）に示すように、ゲート電
極２０６−１，２０６−２にドーピングするためレジス
トマスク２１７を設け、リンのイオン注入を行なう。次
に、レジストマスク２１７を除去し、ヒ素のイオン注入
を行ない、熱処理を行なうことによってＮ型拡散層２０
９及び直接コンタクトＤＣを形成する。以下の工程は第
２の従来例と全く同様である。
極２０６−１，２０６−２にドーピングするためレジス
トマスク２１７を設け、リンのイオン注入を行なう。次
に、レジストマスク２１７を除去し、ヒ素のイオン注入
を行ない、熱処理を行なうことによってＮ型拡散層２０
９及び直接コンタクトＤＣを形成する。以下の工程は第
２の従来例と全く同様である。
【００２８】第２の従来例ではゲート電極を形成するた
めの多結晶シリコン膜２０６のパターニング時にシリコ
ン基板もエッチングしてしまうことによって溝２０８が
形成されてしまったが、本実施の形態ではその恐れはな
い。すなわち、ゲート電極２０６−１，２０６−２を形
成するためのパターニング時にゲート酸化膜をエッチン
グストッパーとして使用し、選択比のよいウエットエッ
チングで隙間２１５を形成するからである。従って、直
接コンタクトとソース・ドレイン間の寄生抵抗の増加を
招かないのでＳＲＡＭの動作速度を損なうことがない。
めの多結晶シリコン膜２０６のパターニング時にシリコ
ン基板もエッチングしてしまうことによって溝２０８が
形成されてしまったが、本実施の形態ではその恐れはな
い。すなわち、ゲート電極２０６−１，２０６−２を形
成するためのパターニング時にゲート酸化膜をエッチン
グストッパーとして使用し、選択比のよいウエットエッ
チングで隙間２１５を形成するからである。従って、直
接コンタクトとソース・ドレイン間の寄生抵抗の増加を
招かないのでＳＲＡＭの動作速度を損なうことがない。
【００２９】以上、リンクベースやＳＲＡＭの直接コン
タクトを例にあげて説明したが、半導体基板の露出面の
一部と直接接触する多結晶シリコン膜でなる電極や配線
なら何にでも本発明を適用しうる。
タクトを例にあげて説明したが、半導体基板の露出面の
一部と直接接触する多結晶シリコン膜でなる電極や配線
なら何にでも本発明を適用しうる。
【００３０】
【発明の効果】以上説明したように、半導体基板の表面
をゲート酸化膜などの薄い絶縁膜で被覆し多結晶シリコ
ン膜を堆積しパターニングして前記絶縁膜の表面を露出
させたのち、パターニングされた多結晶シリコン膜端部
下の絶縁膜をウエットエッチングにより除去したのち、
超高真空下の熱処理によって多結晶シリコン膜と半導体
基板を接触させることができるので、前記パターニング
時に半導体基板の表面部をエッチングしてしまうという
問題点を回避できる。従って、半導体基板と多結晶シリ
コン膜でなる電極や配線とのコンタクト部とその近傍の
形状のばらつきを防止でき、歩留りよく半導体集積回路
を製造できる。
をゲート酸化膜などの薄い絶縁膜で被覆し多結晶シリコ
ン膜を堆積しパターニングして前記絶縁膜の表面を露出
させたのち、パターニングされた多結晶シリコン膜端部
下の絶縁膜をウエットエッチングにより除去したのち、
超高真空下の熱処理によって多結晶シリコン膜と半導体
基板を接触させることができるので、前記パターニング
時に半導体基板の表面部をエッチングしてしまうという
問題点を回避できる。従って、半導体基板と多結晶シリ
コン膜でなる電極や配線とのコンタクト部とその近傍の
形状のばらつきを防止でき、歩留りよく半導体集積回路
を製造できる。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
【図２】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｆ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｆ）に分図して示す工程順断面図であ
る。
【図３】第１の従来例について説明するための（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図４】ＳＲＡＭセルの一例を示す平面図（図４
（ａ））及び回路図（図４（ｂ））である。
（ａ））及び回路図（図４（ｂ））である。
【図５】第２の従来例について説明するための（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
１０１ シリコン基板 １０１−１ Ｎ型エピタキシャル層 １０１−２ Ｎウェル １０２ フィールド酸化膜 １０３ ゲート酸化膜 １０４，１０４Ａ 多結晶シリコン膜 １０５ 酸化シリコン膜 １０６ エミッタコンタクト孔 １０７ 隙間 １０８ シリコン膜 １０８ａ 単結晶シリコン膜（リンクベース） １０９，１０９Ａ スペーサ １１０ Ｎ+ 型多結晶シリコン膜 １１１ 酸化シリコン膜 １１２ 真性ベース領域 １１３ ベース電極 １１４ ゲート電極 １１５ スペーサ １１６ ソース・ドレイン領域 １１７ エミッタ領域 １１８ グラフト・ベース領域 １１９ 界面近傍 ２０１ シリコン基板 ２０２ フィールド酸化膜 ２０３ ゲート酸化膜 ２０４ レジストマスク ２０５ シリコン面 ２０６ 多結晶シリコン膜 ２０６−１，２０６−２ ゲート電極（多結晶シリコ
ン膜） ２０７ レジストマスク ２０８ 溝 ２０９ ソース・ドレイン領域 ２１０ 高抵抗多結晶シリコン膜 ２１０ａ Ｎ+ 型多結晶シリコン膜 ２１１ 第１層アルミニウム配線（ビット線） ２１２ 第２層アルミニウム配線（ワード線） ２１３ レジストマスク ２１４ レジストマスク ２１５ 隙間 ２１６ 直接コンタクト部 ２１７ レジストマスク Ｂ1 ，Ｂ2 ビット線 Ｒ1 ，Ｒ2 高抵抗負荷素子 Ｔ1 〜Ｔ4 ＭＯＳトランジスタ ＶCC 電源線 Ｗ ワード線
ン膜） ２０７ レジストマスク ２０８ 溝 ２０９ ソース・ドレイン領域 ２１０ 高抵抗多結晶シリコン膜 ２１０ａ Ｎ+ 型多結晶シリコン膜 ２１１ 第１層アルミニウム配線（ビット線） ２１２ 第２層アルミニウム配線（ワード線） ２１３ レジストマスク ２１４ レジストマスク ２１５ 隙間 ２１６ 直接コンタクト部 ２１７ レジストマスク Ｂ1 ，Ｂ2 ビット線 Ｒ1 ，Ｒ2 高抵抗負荷素子 Ｔ1 〜Ｔ4 ＭＯＳトランジスタ ＶCC 電源線 Ｗ ワード線
Claims (4)
- 【請求項１】 半導体基板の表面に所定厚さの絶縁膜を
形成し多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜をパターニングし露出した前記絶縁膜をウエ
ットエッチングして前記多結晶シリコン膜と半導体基板
との間に所定寸法の隙間を形成する工程と、１×１０-7
Ｐａ未満の超高真空下で７００℃以上の温度で加熱する
ことにより前記多結晶シリコン膜を半導体基板に接触さ
せて前記隙間をなくす工程とを有することを特徴とする
半導体集積回路の製造方法。 - 【請求項２】 不純物を意図的にドーピングせずに多結
晶シリコン膜を堆積する請求項１記載の半導体集積回路
の製造方法。 - 【請求項３】 Ｂ2 Ｈ6 ガスを供給しつつ加熱して多結
晶シリコン膜を半導体基板に接触させ、前記多結晶シリ
コン膜にＰ型不純物をドーピングした後再び加熱して前
記半導体基板の表面部に選択的にＰ型拡散層をバイポー
ラ・トランジスタのグラフトベース領域として形成する
請求項１又は２記載の半導体集積回路の製造方法。 - 【請求項４】 多結晶シリコン膜を半導体基板と接触さ
せた後に前記多結晶シリコン膜にＮ型不純物を導入し、
再び加熱して前記半導体基板の表面部に選択的にＮ型拡
散層をＭＯＳトランジスタのソース・ドレイン領域と連
結する直接コンタクトとして形成する請求項１又は２記
載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25061195A JP2739849B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25061195A JP2739849B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992720A JPH0992720A (ja) | 1997-04-04 |
| JP2739849B2 true JP2739849B2 (ja) | 1998-04-15 |
Family
ID=17210443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25061195A Expired - Fee Related JP2739849B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739849B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3132455B2 (ja) | 1998-03-02 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-09-28 JP JP25061195A patent/JP2739849B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0992720A (ja) | 1997-04-04 |
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