JPH0330183A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH0330183A JPH0330183A JP1166205A JP16620589A JPH0330183A JP H0330183 A JPH0330183 A JP H0330183A JP 1166205 A JP1166205 A JP 1166205A JP 16620589 A JP16620589 A JP 16620589A JP H0330183 A JPH0330183 A JP H0330183A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data bus
- page
- cpu
- bus width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004260 weight control Methods 0.000 description 2
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ制御方式に関し、特にベージモード動作
可能なランダムアクセスメモリの高速アクセス制御方式
に関する。
可能なランダムアクセスメモリの高速アクセス制御方式
に関する。
従来技術
DRAM (ダイナミックランダムアクセスメモリ)の
高速アクセスの一方式として、ページモードのアクセス
方式がある。
高速アクセスの一方式として、ページモードのアクセス
方式がある。
DRAMでは、1つのメモリのアドレス情報は、ローア
ドレスで指定されるページ数と、カラムアドレスで指定
されるページ内アドレスとからなっている。ベージモー
ドにあっては、DRAMにローアドレスを与えてページ
指定を行うと、以降ぺ−ジを変えるまで同一ページ内の
アクセスに対してはカラムアドレスのみの指定で良い。
ドレスで指定されるページ数と、カラムアドレスで指定
されるページ内アドレスとからなっている。ベージモー
ドにあっては、DRAMにローアドレスを与えてページ
指定を行うと、以降ぺ−ジを変えるまで同一ページ内の
アクセスに対してはカラムアドレスのみの指定で良い。
よって、ローアドレスの指定をアクセス毎に行う方式に
比較して、高速なアクセスが可能となるものである。
比較して、高速なアクセスが可能となるものである。
従来のこの種のメモリ制御方式では、上記の様なページ
モードアクセスを採用していてもCPUの物理データバ
ス幅とメモリのデータバス幅とは等しく設計されている
。よって、使用しているDRAMのベージモードにおけ
る1ページのサイズは、使用している当該DRAMによ
って一義的に決定されてしまうことになる。この場合の
ページサイズyはカラムアドレスのビット数がXてあれ
ば、y−2′となり、一義的なものとなっている。
モードアクセスを採用していてもCPUの物理データバ
ス幅とメモリのデータバス幅とは等しく設計されている
。よって、使用しているDRAMのベージモードにおけ
る1ページのサイズは、使用している当該DRAMによ
って一義的に決定されてしまうことになる。この場合の
ページサイズyはカラムアドレスのビット数がXてあれ
ば、y−2′となり、一義的なものとなっている。
この様に、従来のメモリアクセス制御方式では、CPU
のデータバス幅と、DRAMのデータバス拓とが等しい
ので、ページサイズか一義的に決定されてしまい、走行
するプログラムによっては、ページを越えたアクセスが
頻発してしまい、ページヒット(同一ページ内アクセス
)の場合に高速アクセスが可能となるページモードの特
性か十分に生かされず、システムの性能が発揮されない
という欠点がある。
のデータバス幅と、DRAMのデータバス拓とが等しい
ので、ページサイズか一義的に決定されてしまい、走行
するプログラムによっては、ページを越えたアクセスが
頻発してしまい、ページヒット(同一ページ内アクセス
)の場合に高速アクセスが可能となるページモードの特
性か十分に生かされず、システムの性能が発揮されない
という欠点がある。
発明の目的
本発明の目的は、メモリのデータバス幅をCPUのデー
タバス幅に対してより大として、1ページのサイズを実
質的にそれだけ大とすることにより、ページヒットの確
率をより高めてDRAMのページモードにおける高速性
を生かし、システム性能の向上を図ったメモリ制御方式
を提供することである。
タバス幅に対してより大として、1ページのサイズを実
質的にそれだけ大とすることにより、ページヒットの確
率をより高めてDRAMのページモードにおける高速性
を生かし、システム性能の向上を図ったメモリ制御方式
を提供することである。
発明の構戊
本発明によれば、ページモードアクセスが可能なメモリ
の制御方式であって、前記メモリを、各々がCPUのデ
ータバス幅と等しいデータバス幅を有する複数のブロッ
クに分割し、これ等ブロックの各メモリ出力データバス
をワイヤードロジック接続しこのワイヤードロジック出
力を前記CPUのデータバスに接続して構成し、前記ペ
ージモードアクセス時前記ブロックのメモリ出力データ
バスを択一的にイネーブル化するようにしたことを特徴
とするメモリdi{J 1方式が得られる。
の制御方式であって、前記メモリを、各々がCPUのデ
ータバス幅と等しいデータバス幅を有する複数のブロッ
クに分割し、これ等ブロックの各メモリ出力データバス
をワイヤードロジック接続しこのワイヤードロジック出
力を前記CPUのデータバスに接続して構成し、前記ペ
ージモードアクセス時前記ブロックのメモリ出力データ
バスを択一的にイネーブル化するようにしたことを特徴
とするメモリdi{J 1方式が得られる。
実施例
以下に図面を用いて本発明の実施例を説明する。
第1図は本発明の実施例のシステムブロック図である。
図において、CPUIは例えば16ビットのデータバス
を有しており、このデータバス幅の2倍のバス幅を有す
るメモリ2と接続されている。
を有しており、このデータバス幅の2倍のバス幅を有す
るメモリ2と接続されている。
このメモリ2は各々が16ビットのデータバス幅を有す
る2つのメモリブロック21及び22により構成されて
おり、2つのメモリブロックの各データバスはワイヤー
ドロジック接続されることにより、CPUIのデータバ
ス幅と等しくなる様に集線されている。この集線出力が
CPUIのデータバスと接続されている。
る2つのメモリブロック21及び22により構成されて
おり、2つのメモリブロックの各データバスはワイヤー
ドロジック接続されることにより、CPUIのデータバ
ス幅と等しくなる様に集線されている。この集線出力が
CPUIのデータバスと接続されている。
メモリ制御回路3はCPUIからのアクセスアドレスを
アドレスバスを介して受け、メモリ2に対するアドレス
に適する様に変換処理を行ってメモリ2へ供給する。ま
た、メモリ制御回路3はCPUIからのアドレスからこ
のアドレスが直前にアクセスされたアドレスに対して同
一ページ内であるか否か(ページヒットかミスヒットか
)を判断し、その旨を線aを介してCPUIへ通知する
。
アドレスバスを介して受け、メモリ2に対するアドレス
に適する様に変換処理を行ってメモリ2へ供給する。ま
た、メモリ制御回路3はCPUIからのアドレスからこ
のアドレスが直前にアクセスされたアドレスに対して同
一ページ内であるか否か(ページヒットかミスヒットか
)を判断し、その旨を線aを介してCPUIへ通知する
。
更にまた、メモリ制御回路3はCPUIからのアドレス
により線b,cを夫々駆動し、当該ぺ−ジのどこをアク
セスするかを制御する機能を存する。すなわち、メモリ
2内のブロック21.22のうちどのブロックの出力を
イネーブルとするかを選択するものである。
により線b,cを夫々駆動し、当該ぺ−ジのどこをアク
セスするかを制御する機能を存する。すなわち、メモリ
2内のブロック21.22のうちどのブロックの出力を
イネーブルとするかを選択するものである。
第2図はこのメモリ制御回路3の具体的ブロック図であ
る。ページヒット検出同路32はCPU1からのアドレ
スを入力とし、直前のアクセスアドレスと今回のアクセ
スアドレスとが同一ページ内のものかどうかの検出を行
う。同一であればペジヒットであり、そうでなければペ
ージミスヒットであり、このヒット.ミスヒットに応じ
てl?AS/CAS生成回路33を駆動する。
る。ページヒット検出同路32はCPU1からのアドレ
スを入力とし、直前のアクセスアドレスと今回のアクセ
スアドレスとが同一ページ内のものかどうかの検出を行
う。同一であればペジヒットであり、そうでなければペ
ージミスヒットであり、このヒット.ミスヒットに応じ
てl?AS/CAS生成回路33を駆動する。
RAS/CAS生成回路33はRAS信号(ローアドレ
スストローブ信号)及びCAS信号(カラムアドレスス
トローブ信号)とを出力するものであり、ページヒット
であればはRAS信号はアクティブのままとしつつCA
S信号をアクティブとする。
スストローブ信号)及びCAS信号(カラムアドレスス
トローブ信号)とを出力するものであり、ページヒット
であればはRAS信号はアクティブのままとしつつCA
S信号をアクティブとする。
このRAS/CAS生成回路33の動作により、ローア
ドレス,カラムアドレスの両方またはカラムアドレスの
みをメモリ2へ供給するかどうかか決定され、マルチプ
レクサ31の動作が制御される。
ドレス,カラムアドレスの両方またはカラムアドレスの
みをメモリ2へ供給するかどうかか決定され、マルチプ
レクサ31の動作が制御される。
一方、ページヒット検出回路32の出力はウェイト制御
回路35へ人力され、ページミスヒッ1・の場合は、ロ
ーアドレスとカラムアドレスとの両者をメモリ2へ供給
するに必要でかつ充分な時間が確保されるべく、CPU
Iが次のサイクルヘ進まない様に指示するためのウェイ
ト信号aが導出される。
回路35へ人力され、ページミスヒッ1・の場合は、ロ
ーアドレスとカラムアドレスとの両者をメモリ2へ供給
するに必要でかつ充分な時間が確保されるべく、CPU
Iが次のサイクルヘ進まない様に指示するためのウェイ
ト信号aが導出される。
OEデコード回路34はCPUIからのアドレスを受け
て、2つのメモリブロック21.22のうちどのメモリ
ブロックからの出力データをイネーブル化するかを信号
線b,cに夫々指示するものである。
て、2つのメモリブロック21.22のうちどのメモリ
ブロックからの出力データをイネーブル化するかを信号
線b,cに夫々指示するものである。
第3図は第2図のメモリ制御回路の動作例を示す各部信
号のタイミングチャートである。尚、図においては、ロ
ーレベルがアクティブであり、ハイレベルがインアクテ
ィブであるとする。例えば、信号線b,cは論理“0”
のときにデータバスにデータを出力して良いことを示し
、RAS信号及びCAS信号は論理“0”のときにスト
ローブオンであることを示す。尚、ウェイト信号線aは
論理“0”のとき、CPUIに対して先のサイクルへ進
んで良いことを示すものとしている。
号のタイミングチャートである。尚、図においては、ロ
ーレベルがアクティブであり、ハイレベルがインアクテ
ィブであるとする。例えば、信号線b,cは論理“0”
のときにデータバスにデータを出力して良いことを示し
、RAS信号及びCAS信号は論理“0”のときにスト
ローブオンであることを示す。尚、ウェイト信号線aは
論理“0”のとき、CPUIに対して先のサイクルへ進
んで良いことを示すものとしている。
CPU1からアドレスが供給されると、ページヒット検
出回路32にてページヒットの検出が行われ、ページヒ
ットすなわち、同一ページ内のアクセスであれば、CP
U1に対してウエイ+− 1rl (8回路35からウ
ェイト信号a(ローレベル)が生成され、CPU1に先
のサイクルへ進んで良いことが通知される。逆にページ
ミスヒットの場合は、ウェイト信号aをハイレベル(イ
ンアクティブ)として、CPUIに苅してウェイト制御
を行う。
出回路32にてページヒットの検出が行われ、ページヒ
ットすなわち、同一ページ内のアクセスであれば、CP
U1に対してウエイ+− 1rl (8回路35からウ
ェイト信号a(ローレベル)が生成され、CPU1に先
のサイクルへ進んで良いことが通知される。逆にページ
ミスヒットの場合は、ウェイト信号aをハイレベル(イ
ンアクティブ)として、CPUIに苅してウェイト制御
を行う。
更に、以上の動作と並行して、OEデコード回路34か
ら信号線b,cに対して2つのメモリブロックのうちど
ちらの出力を有効とするかの制1卸信号が発生される。
ら信号線b,cに対して2つのメモリブロックのうちど
ちらの出力を有効とするかの制1卸信号が発生される。
第3図の例では、3回の連続するアドレスが同一ページ
内をアクセスするページヒットのモードが前半に示され
ており、これに対応してウェイト信号aが夫々アクティ
ブとなり、連続3回のうち第1回がメモリブロック22
に対してページヒットとなり、第2,3回がメモリブロ
ック2]に対してページヒットとなった状態が示されて
いる。
内をアクセスするページヒットのモードが前半に示され
ており、これに対応してウェイト信号aが夫々アクティ
ブとなり、連続3回のうち第1回がメモリブロック22
に対してページヒットとなり、第2,3回がメモリブロ
ック2]に対してページヒットとなった状態が示されて
いる。
よって、当該第1回に対応してメモリブロック22の出
力をアクティブとする信号線Cがアクティブ化され、第
2.3回に対応してメモリブロック21の出力をアクテ
ィブとする信号線bがアクティブ化されることになる。
力をアクティブとする信号線Cがアクティブ化され、第
2.3回に対応してメモリブロック21の出力をアクテ
ィブとする信号線bがアクティブ化されることになる。
以上のことから判る様に、CPUIからみた場合、ペー
ジモード時に同時に開かれているページ数がメモリブロ
ック21及び22の2つとなって全体として見たとき、
あたかもメモリブロック数倍だけのページサイズになっ
たことと等価となる。
ジモード時に同時に開かれているページ数がメモリブロ
ック21及び22の2つとなって全体として見たとき、
あたかもメモリブロック数倍だけのページサイズになっ
たことと等価となる。
メモリブロックは一般に2a個とすることができる(m
は1,2,3,・・・・・・)ので、ページサイズyは
みかけ上2′″×yに増大したことになり、よってペー
ジヒットの確率がそれだけ向上して、べ−ジモードの高
速性が生かされるのである。
は1,2,3,・・・・・・)ので、ページサイズyは
みかけ上2′″×yに増大したことになり、よってペー
ジヒットの確率がそれだけ向上して、べ−ジモードの高
速性が生かされるのである。
発明の効果
以上説明した様に、本発明によれば、メモリデータバス
幅をCPUの物理データバス幅の2″倍に広げて1ペー
ジのサイズを同じく26倍と拡大することができるので
、ページヒットの確率が向上し、DRAMの有するベー
ジモードの高速性が生かされるという効果がある。
幅をCPUの物理データバス幅の2″倍に広げて1ペー
ジのサイズを同じく26倍と拡大することができるので
、ページヒットの確率が向上し、DRAMの有するベー
ジモードの高速性が生かされるという効果がある。
第1図は本発明の実施例のシステムブロック図、第2図
は第1図のメモリ制御回路の具体的ブロック図、第3図
はメモリ制御回路の動作を示すタイミングチャートであ
る。 主要部分の符号の説明 1・・・・・・CPU 2・・・・・・DRAM 3・・・・・・メモリ制御回路 21.22・・・・・・メモリブロック31・・・・・
・マルチプレクサ 32・・・・・・ページヒット検出回路33・・・・・
・RAS/CAS生成回路34・・・・・・OEデコー
ド回路 35・・・・・・ウェイト制御回路 出廟人 LI本電気株式会社
は第1図のメモリ制御回路の具体的ブロック図、第3図
はメモリ制御回路の動作を示すタイミングチャートであ
る。 主要部分の符号の説明 1・・・・・・CPU 2・・・・・・DRAM 3・・・・・・メモリ制御回路 21.22・・・・・・メモリブロック31・・・・・
・マルチプレクサ 32・・・・・・ページヒット検出回路33・・・・・
・RAS/CAS生成回路34・・・・・・OEデコー
ド回路 35・・・・・・ウェイト制御回路 出廟人 LI本電気株式会社
Claims (1)
- (1)ページモードアクセスが可能なメモリの制御方式
であって、前記メモリを、各々がCPUのデータバス幅
と等しいデータバス幅を有する複数のブロックに分割し
、これ等ブロックの各メモリ出力データバスをワイヤー
ドロジック接続しこのワイヤードロジック出力を前記C
PUのデータバスに接続して構成し、前記ページモード
アクセス時前記ブロックのメモリ出力データバスを択一
的にイネーブル化するようにしたことを特徴とするメモ
リ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1166205A JPH0330183A (ja) | 1989-06-28 | 1989-06-28 | メモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1166205A JPH0330183A (ja) | 1989-06-28 | 1989-06-28 | メモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0330183A true JPH0330183A (ja) | 1991-02-08 |
Family
ID=15827041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1166205A Pending JPH0330183A (ja) | 1989-06-28 | 1989-06-28 | メモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0330183A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
EP0570977A2 (en) * | 1992-05-22 | 1993-11-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2006331016A (ja) * | 2005-05-25 | 2006-12-07 | Koha Co Ltd | 展示用物品の照明装置及びこれを備えた自動販売機 |
CN107665174A (zh) * | 2016-07-27 | 2018-02-06 | 爱思开海力士有限公司 | 具有非易失性存储器和易失性存储器的存储*** |
-
1989
- 1989-06-28 JP JP1166205A patent/JPH0330183A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
EP0570977A2 (en) * | 1992-05-22 | 1993-11-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
EP0570977A3 (en) * | 1992-05-22 | 1995-03-22 | Tokyo Shibaura Electric Co | Semiconductor memory device. |
JP2006331016A (ja) * | 2005-05-25 | 2006-12-07 | Koha Co Ltd | 展示用物品の照明装置及びこれを備えた自動販売機 |
CN107665174A (zh) * | 2016-07-27 | 2018-02-06 | 爱思开海力士有限公司 | 具有非易失性存储器和易失性存储器的存储*** |
CN107665174B (zh) * | 2016-07-27 | 2021-04-27 | 爱思开海力士有限公司 | 具有非易失性存储器和易失性存储器的存储*** |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO1984003968A1 (en) | Apparatus for controlling access to a memory | |
JP2000137983A (ja) | 半導体記憶装置 | |
JPH05205477A (ja) | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ | |
JPH11328007A (ja) | 連続ペ―ジ・モ―ドを有するメモリ・コントロ―ラおよびその方法 | |
JP2658958B2 (ja) | Dmaコントローラ | |
JPH0330183A (ja) | メモリ制御方式 | |
JP2004013618A (ja) | 同期型半導体記憶装置のアクセス制御装置 | |
JPH07248963A (ja) | Dram制御装置 | |
US5949736A (en) | Memory control circuit reducing a consumed power of memory | |
JPH09237492A (ja) | メモリ制御装置 | |
US6292867B1 (en) | Data processing system | |
JP4606725B2 (ja) | 高速メモリアクセス制御装置 | |
JPH1097788A (ja) | 情報処理装置 | |
JPH05108471A (ja) | メモリ装置 | |
JPH05210569A (ja) | メモリ制御装置 | |
JPS6314434B2 (ja) | ||
JPH09185883A (ja) | メモリアクセス制御装置 | |
JPH0731439Y2 (ja) | スタティック・カラムdramアクセス装置 | |
JPH07281992A (ja) | Dmaコントローラ | |
JPH08101792A (ja) | コンピュータシステム | |
JPH1049437A (ja) | ダイナミックram制御装置 | |
KR0184456B1 (ko) | 동적인 디램 페이지 모드 제어회로 | |
JPH02500143A (ja) | コンピユータ・システム | |
JPH0344887A (ja) | Dram制御方式、記憶装置および、情報処理装置 | |
JPH04287251A (ja) | メモリ装置 |