JPH0330183A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH0330183A JPH0330183A JP1166205A JP16620589A JPH0330183A JP H0330183 A JPH0330183 A JP H0330183A JP 1166205 A JP1166205 A JP 1166205A JP 16620589 A JP16620589 A JP 16620589A JP H0330183 A JPH0330183 A JP H0330183A
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- JP
- Japan
- Prior art keywords
- memory
- data bus
- page
- cpu
- bus width
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004260 weight control Methods 0.000 description 2
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ制御方式に関し、特にベージモード動作
可能なランダムアクセスメモリの高速アクセス制御方式
に関する。
可能なランダムアクセスメモリの高速アクセス制御方式
に関する。
従来技術
ＤＲＡＭ （ダイナミックランダムアクセスメモリ）の
高速アクセスの一方式として、ページモードのアクセス
方式がある。
高速アクセスの一方式として、ページモードのアクセス
方式がある。
ＤＲＡＭでは、１つのメモリのアドレス情報は、ローア
ドレスで指定されるページ数と、カラムアドレスで指定
されるページ内アドレスとからなっている。ベージモー
ドにあっては、ＤＲＡＭにローアドレスを与えてページ
指定を行うと、以降ぺ−ジを変えるまで同一ページ内の
アクセスに対してはカラムアドレスのみの指定で良い。
ドレスで指定されるページ数と、カラムアドレスで指定
されるページ内アドレスとからなっている。ベージモー
ドにあっては、ＤＲＡＭにローアドレスを与えてページ
指定を行うと、以降ぺ−ジを変えるまで同一ページ内の
アクセスに対してはカラムアドレスのみの指定で良い。
よって、ローアドレスの指定をアクセス毎に行う方式に
比較して、高速なアクセスが可能となるものである。
比較して、高速なアクセスが可能となるものである。
従来のこの種のメモリ制御方式では、上記の様なページ
モードアクセスを採用していてもＣＰＵの物理データバ
ス幅とメモリのデータバス幅とは等しく設計されている
。よって、使用しているＤＲＡＭのベージモードにおけ
る１ページのサイズは、使用している当該ＤＲＡＭによ
って一義的に決定されてしまうことになる。この場合の
ページサイズｙはカラムアドレスのビット数がＸてあれ
ば、ｙ−２′となり、一義的なものとなっている。
モードアクセスを採用していてもＣＰＵの物理データバ
ス幅とメモリのデータバス幅とは等しく設計されている
。よって、使用しているＤＲＡＭのベージモードにおけ
る１ページのサイズは、使用している当該ＤＲＡＭによ
って一義的に決定されてしまうことになる。この場合の
ページサイズｙはカラムアドレスのビット数がＸてあれ
ば、ｙ−２′となり、一義的なものとなっている。
この様に、従来のメモリアクセス制御方式では、ＣＰＵ
のデータバス幅と、ＤＲＡＭのデータバス拓とが等しい
ので、ページサイズか一義的に決定されてしまい、走行
するプログラムによっては、ページを越えたアクセスが
頻発してしまい、ページヒット（同一ページ内アクセス
）の場合に高速アクセスが可能となるページモードの特
性か十分に生かされず、システムの性能が発揮されない
という欠点がある。
のデータバス幅と、ＤＲＡＭのデータバス拓とが等しい
ので、ページサイズか一義的に決定されてしまい、走行
するプログラムによっては、ページを越えたアクセスが
頻発してしまい、ページヒット（同一ページ内アクセス
）の場合に高速アクセスが可能となるページモードの特
性か十分に生かされず、システムの性能が発揮されない
という欠点がある。
発明の目的
本発明の目的は、メモリのデータバス幅をＣＰＵのデー
タバス幅に対してより大として、１ページのサイズを実
質的にそれだけ大とすることにより、ページヒットの確
率をより高めてＤＲＡＭのページモードにおける高速性
を生かし、システム性能の向上を図ったメモリ制御方式
を提供することである。
タバス幅に対してより大として、１ページのサイズを実
質的にそれだけ大とすることにより、ページヒットの確
率をより高めてＤＲＡＭのページモードにおける高速性
を生かし、システム性能の向上を図ったメモリ制御方式
を提供することである。
発明の構戊
本発明によれば、ページモードアクセスが可能なメモリ
の制御方式であって、前記メモリを、各々がＣＰＵのデ
ータバス幅と等しいデータバス幅を有する複数のブロッ
クに分割し、これ等ブロックの各メモリ出力データバス
をワイヤードロジック接続しこのワイヤードロジック出
力を前記ＣＰＵのデータバスに接続して構成し、前記ペ
ージモードアクセス時前記ブロックのメモリ出力データ
バスを択一的にイネーブル化するようにしたことを特徴
とするメモリｄｉ｛Ｊ １方式が得られる。
の制御方式であって、前記メモリを、各々がＣＰＵのデ
ータバス幅と等しいデータバス幅を有する複数のブロッ
クに分割し、これ等ブロックの各メモリ出力データバス
をワイヤードロジック接続しこのワイヤードロジック出
力を前記ＣＰＵのデータバスに接続して構成し、前記ペ
ージモードアクセス時前記ブロックのメモリ出力データ
バスを択一的にイネーブル化するようにしたことを特徴
とするメモリｄｉ｛Ｊ １方式が得られる。
実施例
以下に図面を用いて本発明の実施例を説明する。
第１図は本発明の実施例のシステムブロック図である。
図において、ＣＰＵＩは例えば１６ビットのデータバス
を有しており、このデータバス幅の２倍のバス幅を有す
るメモリ２と接続されている。
を有しており、このデータバス幅の２倍のバス幅を有す
るメモリ２と接続されている。
このメモリ２は各々が１６ビットのデータバス幅を有す
る２つのメモリブロック２１及び２２により構成されて
おり、２つのメモリブロックの各データバスはワイヤー
ドロジック接続されることにより、ＣＰＵＩのデータバ
ス幅と等しくなる様に集線されている。この集線出力が
ＣＰＵＩのデータバスと接続されている。
る２つのメモリブロック２１及び２２により構成されて
おり、２つのメモリブロックの各データバスはワイヤー
ドロジック接続されることにより、ＣＰＵＩのデータバ
ス幅と等しくなる様に集線されている。この集線出力が
ＣＰＵＩのデータバスと接続されている。
メモリ制御回路３はＣＰＵＩからのアクセスアドレスを
アドレスバスを介して受け、メモリ２に対するアドレス
に適する様に変換処理を行ってメモリ２へ供給する。ま
た、メモリ制御回路３はＣＰＵＩからのアドレスからこ
のアドレスが直前にアクセスされたアドレスに対して同
一ページ内であるか否か（ページヒットかミスヒットか
）を判断し、その旨を線ａを介してＣＰＵＩへ通知する
。
アドレスバスを介して受け、メモリ２に対するアドレス
に適する様に変換処理を行ってメモリ２へ供給する。ま
た、メモリ制御回路３はＣＰＵＩからのアドレスからこ
のアドレスが直前にアクセスされたアドレスに対して同
一ページ内であるか否か（ページヒットかミスヒットか
）を判断し、その旨を線ａを介してＣＰＵＩへ通知する
。
更にまた、メモリ制御回路３はＣＰＵＩからのアドレス
により線ｂ，ｃを夫々駆動し、当該ぺ−ジのどこをアク
セスするかを制御する機能を存する。すなわち、メモリ
２内のブロック２１．２２のうちどのブロックの出力を
イネーブルとするかを選択するものである。
により線ｂ，ｃを夫々駆動し、当該ぺ−ジのどこをアク
セスするかを制御する機能を存する。すなわち、メモリ
２内のブロック２１．２２のうちどのブロックの出力を
イネーブルとするかを選択するものである。
第２図はこのメモリ制御回路３の具体的ブロック図であ
る。ページヒット検出同路３２はＣＰＵ１からのアドレ
スを入力とし、直前のアクセスアドレスと今回のアクセ
スアドレスとが同一ページ内のものかどうかの検出を行
う。同一であればペジヒットであり、そうでなければペ
ージミスヒットであり、このヒット．ミスヒットに応じ
てｌ？ＡＳ／ＣＡＳ生成回路３３を駆動する。
る。ページヒット検出同路３２はＣＰＵ１からのアドレ
スを入力とし、直前のアクセスアドレスと今回のアクセ
スアドレスとが同一ページ内のものかどうかの検出を行
う。同一であればペジヒットであり、そうでなければペ
ージミスヒットであり、このヒット．ミスヒットに応じ
てｌ？ＡＳ／ＣＡＳ生成回路３３を駆動する。
ＲＡＳ／ＣＡＳ生成回路３３はＲＡＳ信号（ローアドレ
スストローブ信号）及びＣＡＳ信号（カラムアドレスス
トローブ信号）とを出力するものであり、ページヒット
であればはＲＡＳ信号はアクティブのままとしつつＣＡ
Ｓ信号をアクティブとする。
スストローブ信号）及びＣＡＳ信号（カラムアドレスス
トローブ信号）とを出力するものであり、ページヒット
であればはＲＡＳ信号はアクティブのままとしつつＣＡ
Ｓ信号をアクティブとする。
このＲＡＳ／ＣＡＳ生成回路３３の動作により、ローア
ドレス，カラムアドレスの両方またはカラムアドレスの
みをメモリ２へ供給するかどうかか決定され、マルチプ
レクサ３１の動作が制御される。
ドレス，カラムアドレスの両方またはカラムアドレスの
みをメモリ２へ供給するかどうかか決定され、マルチプ
レクサ３１の動作が制御される。
一方、ページヒット検出回路３２の出力はウェイト制御
回路３５へ人力され、ページミスヒッ１・の場合は、ロ
ーアドレスとカラムアドレスとの両者をメモリ２へ供給
するに必要でかつ充分な時間が確保されるべく、ＣＰＵ
Ｉが次のサイクルヘ進まない様に指示するためのウェイ
ト信号ａが導出される。
回路３５へ人力され、ページミスヒッ１・の場合は、ロ
ーアドレスとカラムアドレスとの両者をメモリ２へ供給
するに必要でかつ充分な時間が確保されるべく、ＣＰＵ
Ｉが次のサイクルヘ進まない様に指示するためのウェイ
ト信号ａが導出される。
ＯＥデコード回路３４はＣＰＵＩからのアドレスを受け
て、２つのメモリブロック２１．２２のうちどのメモリ
ブロックからの出力データをイネーブル化するかを信号
線ｂ，ｃに夫々指示するものである。
て、２つのメモリブロック２１．２２のうちどのメモリ
ブロックからの出力データをイネーブル化するかを信号
線ｂ，ｃに夫々指示するものである。
第３図は第２図のメモリ制御回路の動作例を示す各部信
号のタイミングチャートである。尚、図においては、ロ
ーレベルがアクティブであり、ハイレベルがインアクテ
ィブであるとする。例えば、信号線ｂ，ｃは論理“０”
のときにデータバスにデータを出力して良いことを示し
、ＲＡＳ信号及びＣＡＳ信号は論理“０”のときにスト
ローブオンであることを示す。尚、ウェイト信号線ａは
論理“０”のとき、ＣＰＵＩに対して先のサイクルへ進
んで良いことを示すものとしている。
号のタイミングチャートである。尚、図においては、ロ
ーレベルがアクティブであり、ハイレベルがインアクテ
ィブであるとする。例えば、信号線ｂ，ｃは論理“０”
のときにデータバスにデータを出力して良いことを示し
、ＲＡＳ信号及びＣＡＳ信号は論理“０”のときにスト
ローブオンであることを示す。尚、ウェイト信号線ａは
論理“０”のとき、ＣＰＵＩに対して先のサイクルへ進
んで良いことを示すものとしている。
ＣＰＵ１からアドレスが供給されると、ページヒット検
出回路３２にてページヒットの検出が行われ、ページヒ
ットすなわち、同一ページ内のアクセスであれば、ＣＰ
Ｕ１に対してウエイ＋− １ｒｌ （８回路３５からウ
ェイト信号ａ（ローレベル）が生成され、ＣＰＵ１に先
のサイクルへ進んで良いことが通知される。逆にページ
ミスヒットの場合は、ウェイト信号ａをハイレベル（イ
ンアクティブ）として、ＣＰＵＩに苅してウェイト制御
を行う。
出回路３２にてページヒットの検出が行われ、ページヒ
ットすなわち、同一ページ内のアクセスであれば、ＣＰ
Ｕ１に対してウエイ＋− １ｒｌ （８回路３５からウ
ェイト信号ａ（ローレベル）が生成され、ＣＰＵ１に先
のサイクルへ進んで良いことが通知される。逆にページ
ミスヒットの場合は、ウェイト信号ａをハイレベル（イ
ンアクティブ）として、ＣＰＵＩに苅してウェイト制御
を行う。
更に、以上の動作と並行して、ＯＥデコード回路３４か
ら信号線ｂ，ｃに対して２つのメモリブロックのうちど
ちらの出力を有効とするかの制１卸信号が発生される。
ら信号線ｂ，ｃに対して２つのメモリブロックのうちど
ちらの出力を有効とするかの制１卸信号が発生される。
第３図の例では、３回の連続するアドレスが同一ページ
内をアクセスするページヒットのモードが前半に示され
ており、これに対応してウェイト信号ａが夫々アクティ
ブとなり、連続３回のうち第１回がメモリブロック２２
に対してページヒットとなり、第２，３回がメモリブロ
ック２］に対してページヒットとなった状態が示されて
いる。
内をアクセスするページヒットのモードが前半に示され
ており、これに対応してウェイト信号ａが夫々アクティ
ブとなり、連続３回のうち第１回がメモリブロック２２
に対してページヒットとなり、第２，３回がメモリブロ
ック２］に対してページヒットとなった状態が示されて
いる。
よって、当該第１回に対応してメモリブロック２２の出
力をアクティブとする信号線Ｃがアクティブ化され、第
２．３回に対応してメモリブロック２１の出力をアクテ
ィブとする信号線ｂがアクティブ化されることになる。
力をアクティブとする信号線Ｃがアクティブ化され、第
２．３回に対応してメモリブロック２１の出力をアクテ
ィブとする信号線ｂがアクティブ化されることになる。
以上のことから判る様に、ＣＰＵＩからみた場合、ペー
ジモード時に同時に開かれているページ数がメモリブロ
ック２１及び２２の２つとなって全体として見たとき、
あたかもメモリブロック数倍だけのページサイズになっ
たことと等価となる。
ジモード時に同時に開かれているページ数がメモリブロ
ック２１及び２２の２つとなって全体として見たとき、
あたかもメモリブロック数倍だけのページサイズになっ
たことと等価となる。
メモリブロックは一般に２ａ個とすることができる（ｍ
は１，２，３，・・・・・・）ので、ページサイズｙは
みかけ上２′″×ｙに増大したことになり、よってペー
ジヒットの確率がそれだけ向上して、べ−ジモードの高
速性が生かされるのである。
は１，２，３，・・・・・・）ので、ページサイズｙは
みかけ上２′″×ｙに増大したことになり、よってペー
ジヒットの確率がそれだけ向上して、べ−ジモードの高
速性が生かされるのである。
発明の効果
以上説明した様に、本発明によれば、メモリデータバス
幅をＣＰＵの物理データバス幅の２″倍に広げて１ペー
ジのサイズを同じく２６倍と拡大することができるので
、ページヒットの確率が向上し、ＤＲＡＭの有するベー
ジモードの高速性が生かされるという効果がある。
幅をＣＰＵの物理データバス幅の２″倍に広げて１ペー
ジのサイズを同じく２６倍と拡大することができるので
、ページヒットの確率が向上し、ＤＲＡＭの有するベー
ジモードの高速性が生かされるという効果がある。
第１図は本発明の実施例のシステムブロック図、第２図
は第１図のメモリ制御回路の具体的ブロック図、第３図
はメモリ制御回路の動作を示すタイミングチャートであ
る。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・ＤＲＡＭ ３・・・・・・メモリ制御回路 ２１．２２・・・・・・メモリブロック３１・・・・・
・マルチプレクサ ３２・・・・・・ページヒット検出回路３３・・・・・
・ＲＡＳ／ＣＡＳ生成回路３４・・・・・・ＯＥデコー
ド回路 ３５・・・・・・ウェイト制御回路 出廟人 ＬＩ本電気株式会社
は第１図のメモリ制御回路の具体的ブロック図、第３図
はメモリ制御回路の動作を示すタイミングチャートであ
る。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・ＤＲＡＭ ３・・・・・・メモリ制御回路 ２１．２２・・・・・・メモリブロック３１・・・・・
・マルチプレクサ ３２・・・・・・ページヒット検出回路３３・・・・・
・ＲＡＳ／ＣＡＳ生成回路３４・・・・・・ＯＥデコー
ド回路 ３５・・・・・・ウェイト制御回路 出廟人 ＬＩ本電気株式会社
Claims (1)
- （１）ページモードアクセスが可能なメモリの制御方式
であって、前記メモリを、各々がＣＰＵのデータバス幅
と等しいデータバス幅を有する複数のブロックに分割し
、これ等ブロックの各メモリ出力データバスをワイヤー
ドロジック接続しこのワイヤードロジック出力を前記Ｃ
ＰＵのデータバスに接続して構成し、前記ページモード
アクセス時前記ブロックのメモリ出力データバスを択一
的にイネーブル化するようにしたことを特徴とするメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166205A JPH0330183A (ja) | 1989-06-28 | 1989-06-28 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166205A JPH0330183A (ja) | 1989-06-28 | 1989-06-28 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330183A true JPH0330183A (ja) | 1991-02-08 |
Family
ID=15827041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166205A Pending JPH0330183A (ja) | 1989-06-28 | 1989-06-28 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330183A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
| EP0570977A2 (en) * | 1992-05-22 | 1993-11-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2006331016A (ja) * | 2005-05-25 | 2006-12-07 | Koha Co Ltd | 展示用物品の照明装置及びこれを備えた自動販売機 |
| CN107665174A (zh) * | 2016-07-27 | 2018-02-06 | 爱思开海力士有限公司 | 具有非易失性存储器和易失性存储器的存储*** |
-
1989
- 1989-06-28 JP JP1166205A patent/JPH0330183A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
| EP0570977A2 (en) * | 1992-05-22 | 1993-11-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| EP0570977A3 (en) * | 1992-05-22 | 1995-03-22 | Tokyo Shibaura Electric Co | Semiconductor memory device. |
| JP2006331016A (ja) * | 2005-05-25 | 2006-12-07 | Koha Co Ltd | 展示用物品の照明装置及びこれを備えた自動販売機 |
| CN107665174A (zh) * | 2016-07-27 | 2018-02-06 | 爱思开海力士有限公司 | 具有非易失性存储器和易失性存储器的存储*** |
| CN107665174B (zh) * | 2016-07-27 | 2021-04-27 | 爱思开海力士有限公司 | 具有非易失性存储器和易失性存储器的存储*** |
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