JPH07281992A - Dmaコントローラ - Google Patents
DmaコントローラInfo
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- JPH07281992A JPH07281992A JP9922294A JP9922294A JPH07281992A JP H07281992 A JPH07281992 A JP H07281992A JP 9922294 A JP9922294 A JP 9922294A JP 9922294 A JP9922294 A JP 9922294A JP H07281992 A JPH07281992 A JP H07281992A
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Abstract
(57)【要約】
【目的】 本発明は連続アクセスと読み出し、書き込み
同時実行との両方を同時に実行することにより、よりデ
ータ転送速度を高速化し得るDMAコントローラを提供
することを目的とする。 【構成】 タイミング信号生成器24はCPU30から
のデータ転送開始指示に従い、ラッチ213及び223
によりロウ・アドレスをラッチさせた後、MUX212
及び222をコラム・アドレスが出力される側に切り替
える。タイミング信号生成器24は出力CAS信号を立
ち下げ、転送元DRAMからデータ出力を行わせる。転
送先のDRAMには、遅延器25により所定時間遅延さ
れたCAS信号が切替器26を介して入力され、その立
ち下がりによりデータが書き込まれる。RAS信号をL
レベルに保持したままCAS信号をLレベルとHレベル
を繰り返すことにより前記ページモードアクセスする。
同時実行との両方を同時に実行することにより、よりデ
ータ転送速度を高速化し得るDMAコントローラを提供
することを目的とする。 【構成】 タイミング信号生成器24はCPU30から
のデータ転送開始指示に従い、ラッチ213及び223
によりロウ・アドレスをラッチさせた後、MUX212
及び222をコラム・アドレスが出力される側に切り替
える。タイミング信号生成器24は出力CAS信号を立
ち下げ、転送元DRAMからデータ出力を行わせる。転
送先のDRAMには、遅延器25により所定時間遅延さ
れたCAS信号が切替器26を介して入力され、その立
ち下がりによりデータが書き込まれる。RAS信号をL
レベルに保持したままCAS信号をLレベルとHレベル
を繰り返すことにより前記ページモードアクセスする。
Description
【0001】
【産業上の利用分野】本発明はDMAコントローラに係
り、特に複数のダイナミック・ランダム・アクセス・メ
モリ(DRAM)間のデータ転送を、マイクロプロセッ
サを介さずハードウェアによって高速に行うDMAコン
トローラに関する。
り、特に複数のダイナミック・ランダム・アクセス・メ
モリ(DRAM)間のデータ転送を、マイクロプロセッ
サを介さずハードウェアによって高速に行うDMAコン
トローラに関する。
【0002】
【従来の技術】複数のDRAMの間、あるいはDRAM
と入出力ポートとの間のデータ転送を、マイクロプロセ
ッサを介さずにハードウェアによって行うダイレクト・
メモリ・アクセス(DMA)転送を実現するDMAコン
トローラ(DMAC)は、近年益々高速なDMA転送速
度が要求されるようになった。そのため、従来より、D
RAMのページモードあるいはスタティックコラムモー
ドを使用しての連続アクセスを実現するDMACが知ら
れている(例えば、特開平4−199450号、特開平
3−223948号)。
と入出力ポートとの間のデータ転送を、マイクロプロセ
ッサを介さずにハードウェアによって行うダイレクト・
メモリ・アクセス(DMA)転送を実現するDMAコン
トローラ(DMAC)は、近年益々高速なDMA転送速
度が要求されるようになった。そのため、従来より、D
RAMのページモードあるいはスタティックコラムモー
ドを使用しての連続アクセスを実現するDMACが知ら
れている(例えば、特開平4−199450号、特開平
3−223948号)。
【0003】図7は特開平4−199450号公報記載
の従来のDMACの一例の構成図を示す。同図に示すよ
うに、DMACは中央処理装置(CPU)バス1に接続
された第1の記憶手段2、読取手段3、第2の記憶手段
5及び書込手段6と、読取手段3と書込手段6の間に接
続されたレジスタファイル4とより構成されている。
の従来のDMACの一例の構成図を示す。同図に示すよ
うに、DMACは中央処理装置(CPU)バス1に接続
された第1の記憶手段2、読取手段3、第2の記憶手段
5及び書込手段6と、読取手段3と書込手段6の間に接
続されたレジスタファイル4とより構成されている。
【0004】この従来のDMACでは、CPUなどから
のデータ転送要求に対し、CPUがCPUバス1を開放
し、読取手段3により第1の記憶手段2に格納されてい
る転送すべきデータのうちのNワード分を読み取らせ、
これをレジスタファイル4に格納させる。書込手段6は
レジスタファイル4に格納された1ページ分のデータを
第2の記憶手段5に格納する。
のデータ転送要求に対し、CPUがCPUバス1を開放
し、読取手段3により第1の記憶手段2に格納されてい
る転送すべきデータのうちのNワード分を読み取らせ、
これをレジスタファイル4に格納させる。書込手段6は
レジスタファイル4に格納された1ページ分のデータを
第2の記憶手段5に格納する。
【0005】すなわち、この従来のDMACによれば、
第1及び第2の記憶手段2及び5がDRAMである場
合、DRAMのページモードあるいはスタティックコラ
ムモードを使用し、ロウ・アドレスを固定とし、コラム
・アドレスを変化させて第1の記憶手段2から1ページ
分連続して読み出してレジスタファイル4に書き込み、
その後に書き込んだ1ページ分のデータをロウ・アドレ
スを固定とし、コラム・アドレスを変化させて連続して
第2の記憶手段5に書き込むので、ロウ・アドレスの1
回の指定のみで1ページ分のデータを転送することがで
き、これによりDMA転送を高速化できる。
第1及び第2の記憶手段2及び5がDRAMである場
合、DRAMのページモードあるいはスタティックコラ
ムモードを使用し、ロウ・アドレスを固定とし、コラム
・アドレスを変化させて第1の記憶手段2から1ページ
分連続して読み出してレジスタファイル4に書き込み、
その後に書き込んだ1ページ分のデータをロウ・アドレ
スを固定とし、コラム・アドレスを変化させて連続して
第2の記憶手段5に書き込むので、ロウ・アドレスの1
回の指定のみで1ページ分のデータを転送することがで
き、これによりDMA転送を高速化できる。
【0006】また、従来より図8に示す構成により、1
サイクルでのデータ転送を実現したDMACも知られて
いる(特開平3−204753号公報)。同図におい
て、メモリ13からメモリ15へのデータ転送を行う場
合は、転送元を示すアドレス信号がDMAコントローラ
11からアドレスバス12を介してメモリ13へ出力さ
れると共に、転送先を示すアドレス信号がアドレスバス
14を介してメモリ15へ出力される。
サイクルでのデータ転送を実現したDMACも知られて
いる(特開平3−204753号公報)。同図におい
て、メモリ13からメモリ15へのデータ転送を行う場
合は、転送元を示すアドレス信号がDMAコントローラ
11からアドレスバス12を介してメモリ13へ出力さ
れると共に、転送先を示すアドレス信号がアドレスバス
14を介してメモリ15へ出力される。
【0007】そして、DMAコントローラ11から信号
線16を介してメモリ13に供給されるリード信号がア
クティブとなると、メモリ13の記憶内容がデータバス
17に読み出され、これと同時にDMAコントローラ1
1から信号線18を介してメモリ15に供給されるライ
ト信号がアクティブとなるため、データバス17に読み
出されたデータがメモリ15に書き込まれる。このよう
にして、メモリ13からメモリ15へのデータの転送が
1サイクルで完了する。
線16を介してメモリ13に供給されるリード信号がア
クティブとなると、メモリ13の記憶内容がデータバス
17に読み出され、これと同時にDMAコントローラ1
1から信号線18を介してメモリ15に供給されるライ
ト信号がアクティブとなるため、データバス17に読み
出されたデータがメモリ15に書き込まれる。このよう
にして、メモリ13からメモリ15へのデータの転送が
1サイクルで完了する。
【0008】
【発明が解決しようとする課題】しかるに、上記の図7
に示した従来のDMAコントローラは、連続アクセスに
よるデータ転送の高速化を図っており、また、図8に示
した従来のDMAコントローラは、読み出しと書き込み
の同時実行による1サイクルでのデータ転送による高速
化が図られているが、これらはいずれも高速化が不十分
である。
に示した従来のDMAコントローラは、連続アクセスに
よるデータ転送の高速化を図っており、また、図8に示
した従来のDMAコントローラは、読み出しと書き込み
の同時実行による1サイクルでのデータ転送による高速
化が図られているが、これらはいずれも高速化が不十分
である。
【0009】本発明は以上の点に鑑みなされたもので、
連続アクセスと読み出し、書き込み同時実行との両方を
同時に実行することにより、よりデータ転送速度を高速
化し得るDMAコントローラを提供することを目的とす
る。
連続アクセスと読み出し、書き込み同時実行との両方を
同時に実行することにより、よりデータ転送速度を高速
化し得るDMAコントローラを提供することを目的とす
る。
【0010】
【課題を解決するための手段】本発明は上記の目的を達
成するため、転送元の連続アクセス可能な第1のメモリ
に対するアドレス信号を生成出力する第1のメモリ制御
部と、転送先の連続アクセス可能な第2のメモリに対す
るアドレス信号を生成出力する第2のメモリ制御部と、
第1及び第2のメモリ制御部の出力制御信号に基づいて
第1及び第2のアドレスストローブ信号をそれぞれ生成
し、第1のアドレスストローブ信号は第1及び第2のメ
モリにそれぞれ出力し、第2のアドレスストローブ信号
は第1のメモリに出力するタイミング信号生成器と、第
2のアドレスストローブ信号を第1のメモリのアクセス
時間と第2のメモリのデータセットアップ時間とを加算
した時間遅延して第2のメモリに供給する遅延器と、第
1及び第2のメモリをそれぞれ独立して連続アクセスす
るように、第1及び第2のアドレスストローブ信号の生
成動作を制御するための制御信号を第1及び第2のタイ
ミング信号生成器へ別々に出力する、第1及び第2のメ
モリ制御部内にそれぞれ設けられた第1及び第2の制御
手段とを有する構成としたものである。
成するため、転送元の連続アクセス可能な第1のメモリ
に対するアドレス信号を生成出力する第1のメモリ制御
部と、転送先の連続アクセス可能な第2のメモリに対す
るアドレス信号を生成出力する第2のメモリ制御部と、
第1及び第2のメモリ制御部の出力制御信号に基づいて
第1及び第2のアドレスストローブ信号をそれぞれ生成
し、第1のアドレスストローブ信号は第1及び第2のメ
モリにそれぞれ出力し、第2のアドレスストローブ信号
は第1のメモリに出力するタイミング信号生成器と、第
2のアドレスストローブ信号を第1のメモリのアクセス
時間と第2のメモリのデータセットアップ時間とを加算
した時間遅延して第2のメモリに供給する遅延器と、第
1及び第2のメモリをそれぞれ独立して連続アクセスす
るように、第1及び第2のアドレスストローブ信号の生
成動作を制御するための制御信号を第1及び第2のタイ
ミング信号生成器へ別々に出力する、第1及び第2のメ
モリ制御部内にそれぞれ設けられた第1及び第2の制御
手段とを有する構成としたものである。
【0011】また、本発明は二つのメモリのうち転送元
となる第1のメモリを読み出し制御し、転送先となる第
2のメモリを書込み制御する転送方向制御手段と、転送
方向制御手段の出力信号に基づき前記タイミング信号生
成器の出力第2のアドレスストローブ信号を第1のメモ
リに供給し、かつ、前記遅延器の出力アドレスストロー
ブ信号を第2のメモリに供給するように切替えを行う切
替器とを更に有することが、二つのメモリの間のデータ
転送方向を上位装置の指示に応じて切替設定することが
できる点で、好ましい。
となる第1のメモリを読み出し制御し、転送先となる第
2のメモリを書込み制御する転送方向制御手段と、転送
方向制御手段の出力信号に基づき前記タイミング信号生
成器の出力第2のアドレスストローブ信号を第1のメモ
リに供給し、かつ、前記遅延器の出力アドレスストロー
ブ信号を第2のメモリに供給するように切替えを行う切
替器とを更に有することが、二つのメモリの間のデータ
転送方向を上位装置の指示に応じて切替設定することが
できる点で、好ましい。
【0012】また、本発明では前記第1及び第2のメモ
リの一方又は両方は、ページモードで動作可能な、ある
いはスタティック・コラム・モードで動作可能なダイナ
ミック・ランダム・アクセス・メモリであり、第1及び
第2の制御手段は、それぞれデータ転送開始時の前記タ
イミング信号生成器の出力第1のアドレスストローブ信
号のアクティブ状態への遷移時に前記第1及び第2のア
ドレス生成器の出力アドレス信号のうちのロウ・アドレ
スを保持するラッチと、ラッチの出力と第1及び第2の
アドレス生成器の出力アドレス信号のうちのロウ・アド
レスとが一致するか比較する比較器とよりなり、比較器
が一致信号を出力している間、前記タイミング信号生成
器を前記第1のアドレス信号はアクティブに固定したま
ま、前記第2のアドレスストローブ信号をアクティブと
非アクティブの状態を交互に繰り返すように制御するこ
とが、連続アクセスができる点で好ましい。
リの一方又は両方は、ページモードで動作可能な、ある
いはスタティック・コラム・モードで動作可能なダイナ
ミック・ランダム・アクセス・メモリであり、第1及び
第2の制御手段は、それぞれデータ転送開始時の前記タ
イミング信号生成器の出力第1のアドレスストローブ信
号のアクティブ状態への遷移時に前記第1及び第2のア
ドレス生成器の出力アドレス信号のうちのロウ・アドレ
スを保持するラッチと、ラッチの出力と第1及び第2の
アドレス生成器の出力アドレス信号のうちのロウ・アド
レスとが一致するか比較する比較器とよりなり、比較器
が一致信号を出力している間、前記タイミング信号生成
器を前記第1のアドレス信号はアクティブに固定したま
ま、前記第2のアドレスストローブ信号をアクティブと
非アクティブの状態を交互に繰り返すように制御するこ
とが、連続アクセスができる点で好ましい。
【0013】
【作用】本発明では、第1のメモリが前記タイミング信
号生成器よりの第2のアドレスストローブ信号に同期し
て出力したデータを、前記遅延器により遅延された前記
第2のアドレスストローブ信号に同期して第2のメモリ
に書込むことを繰り返すことにより、第1及び第2のメ
モリを連続アクセスすると同時に、第1のメモリからの
データ読み出しと、第2のメモリへのデータ書込みとを
1サイクルで行うことができる。
号生成器よりの第2のアドレスストローブ信号に同期し
て出力したデータを、前記遅延器により遅延された前記
第2のアドレスストローブ信号に同期して第2のメモリ
に書込むことを繰り返すことにより、第1及び第2のメ
モリを連続アクセスすると同時に、第1のメモリからの
データ読み出しと、第2のメモリへのデータ書込みとを
1サイクルで行うことができる。
【0014】
【実施例】次に、本発明の実施例について説明する。図
1は本発明の一実施例のブロック図を示す。同図におい
て、DMAC20は第1のDRAM制御部21、第2の
DRAM制御部22、転送方向制御器23、タイミング
信号生成器24、遅延器25、切替器26及びインバー
タ27より構成されており、中央処理装置(CPU)3
0により初期設定され、また、DRAM31及び32の
うちの一方をデータ転送元、他方をデータ転送先として
データ転送制御する。
1は本発明の一実施例のブロック図を示す。同図におい
て、DMAC20は第1のDRAM制御部21、第2の
DRAM制御部22、転送方向制御器23、タイミング
信号生成器24、遅延器25、切替器26及びインバー
タ27より構成されており、中央処理装置(CPU)3
0により初期設定され、また、DRAM31及び32の
うちの一方をデータ転送元、他方をデータ転送先として
データ転送制御する。
【0015】DMAC20内のDRAM制御部21は、
アドレス生成器211、合成器(MUX)212、ラッ
チ213、比較器214とより構成されており、DRA
M制御部22はアドレス生成器221、合成器(MU
X)222、ラッチ223、比較器224とより構成さ
れている。DRAM制御部21はDRAM31のアドレ
ス端子に接続され、DRAM制御部22はDRAM32
のアドレス端子に接続される。
アドレス生成器211、合成器(MUX)212、ラッ
チ213、比較器214とより構成されており、DRA
M制御部22はアドレス生成器221、合成器(MU
X)222、ラッチ223、比較器224とより構成さ
れている。DRAM制御部21はDRAM31のアドレ
ス端子に接続され、DRAM制御部22はDRAM32
のアドレス端子に接続される。
【0016】アドレス生成器211及び221は転送元
及び転送先のDRAMの転送データのアドレスを出力す
る。転送データの先頭アドレス並びに終了アドレス又は
転送データ数はCPU30により初期設定される。ま
た、アドレス生成器211及び221からのDMA実行
中の転送アドレスの更新は、タイミング信号生成器24
よりのCAS(列アドレス・ストローブ)信号により行
われる。更に、アドレス生成器211及び221は、転
送アドレスをロウ・アドレス(行アドレス)と、コラム
・アドレス(列アドレス)とで別々に出力すると共に、
転送終了かどうかの情報をタイミング信号生成器24に
対して出力する。
及び転送先のDRAMの転送データのアドレスを出力す
る。転送データの先頭アドレス並びに終了アドレス又は
転送データ数はCPU30により初期設定される。ま
た、アドレス生成器211及び221からのDMA実行
中の転送アドレスの更新は、タイミング信号生成器24
よりのCAS(列アドレス・ストローブ)信号により行
われる。更に、アドレス生成器211及び221は、転
送アドレスをロウ・アドレス(行アドレス)と、コラム
・アドレス(列アドレス)とで別々に出力すると共に、
転送終了かどうかの情報をタイミング信号生成器24に
対して出力する。
【0017】MUX212及び222はアドレス生成器
211、221が出力するロウ・アドレスとコラム・ア
ドレスとを合成する。ラッチ213及び223はアドレ
ス生成器211及び221が出力するロウ・アドレスを
タイミング信号生成器24の出力RAS(行アドレス・
ストローブ)信号の立ち下がりでラッチする。比較器2
14及び224はアドレス生成器211、221が出力
するロウ・アドレスとラッチ213、223が出力する
ロウ・アドレスとを比較し、その比較結果をタイミング
信号生成器24に対して一致しているかどうかの情報と
して出力する。
211、221が出力するロウ・アドレスとコラム・ア
ドレスとを合成する。ラッチ213及び223はアドレ
ス生成器211及び221が出力するロウ・アドレスを
タイミング信号生成器24の出力RAS(行アドレス・
ストローブ)信号の立ち下がりでラッチする。比較器2
14及び224はアドレス生成器211、221が出力
するロウ・アドレスとラッチ213、223が出力する
ロウ・アドレスとを比較し、その比較結果をタイミング
信号生成器24に対して一致しているかどうかの情報と
して出力する。
【0018】転送方向制御器23はDRAM31及び3
2間でのデータ転送方向を制御する回路で、CPU30
により設定される。タイミング信号生成器24は、DR
AM制御部21、22内の比較器214、224の出力
とアドレス生成器211、221の出力とに基づいて、
MUX212、222に対してDRAM31、32のロ
ウ・アドレスとコラム・アドレスとの切替タイミング信
号を供給し、また、DRAM31、32とラッチ21
3、223とに対して、RAS信号を供給し、更に、D
RAM31、32やアドレス生成器211、221など
に対してCAS信号を供給する。
2間でのデータ転送方向を制御する回路で、CPU30
により設定される。タイミング信号生成器24は、DR
AM制御部21、22内の比較器214、224の出力
とアドレス生成器211、221の出力とに基づいて、
MUX212、222に対してDRAM31、32のロ
ウ・アドレスとコラム・アドレスとの切替タイミング信
号を供給し、また、DRAM31、32とラッチ21
3、223とに対して、RAS信号を供給し、更に、D
RAM31、32やアドレス生成器211、221など
に対してCAS信号を供給する。
【0019】遅延器25はタイミング信号生成器24の
出力CAS信号を、DRAM31及び32のうち転送元
DRAMのアクセス時間と転送先DRAMのデータセッ
トアップ時間とを加算した時間遅延する。切替器26は
タイミング信号生成器24の出力CAS信号と遅延器2
5の出力CAS信号の一方を、転送方向制御器23より
の制御信号に基づいて選択する。更に、インバータ27
は転送方向制御器23の出力制御信号を反転してDRA
M32のライト端子に入力する。
出力CAS信号を、DRAM31及び32のうち転送元
DRAMのアクセス時間と転送先DRAMのデータセッ
トアップ時間とを加算した時間遅延する。切替器26は
タイミング信号生成器24の出力CAS信号と遅延器2
5の出力CAS信号の一方を、転送方向制御器23より
の制御信号に基づいて選択する。更に、インバータ27
は転送方向制御器23の出力制御信号を反転してDRA
M32のライト端子に入力する。
【0020】上記の構成の本実施例において、DRAM
31及び32は本実施例ではそれぞれページモードをサ
ポートするメモリ回路であるものとする。このページモ
ード自体は一般的に知られており、図3にこのページモ
ードのリードサイクルのタイミングチャートを示し、図
4にページモードのライトサイクルのタイミングチャー
トを示す。
31及び32は本実施例ではそれぞれページモードをサ
ポートするメモリ回路であるものとする。このページモ
ード自体は一般的に知られており、図3にこのページモ
ードのリードサイクルのタイミングチャートを示し、図
4にページモードのライトサイクルのタイミングチャー
トを示す。
【0021】すなわち、ページモードのリードサイクル
時には、図3に示すようにRAS信号をアクティブ状態
(Lレベル状態)を保ったまま、一度CAS信号を非ア
クティブ(Hレベル)にしてロウ・アドレス(行アドレ
ス)を入力後、ライトイネーブル信号Wは非アクティブ
状態として、CAS信号をアクティブ(Lレベル)と非
アクティブを交互に繰り返すことにより同じ行のコラム
・アドレス(列アドレス)を次々に入力し、出力に対応
する記憶データを読み出す。なお、図3において、OE
バーは、出力イネーブル信号を示す。
時には、図3に示すようにRAS信号をアクティブ状態
(Lレベル状態)を保ったまま、一度CAS信号を非ア
クティブ(Hレベル)にしてロウ・アドレス(行アドレ
ス)を入力後、ライトイネーブル信号Wは非アクティブ
状態として、CAS信号をアクティブ(Lレベル)と非
アクティブを交互に繰り返すことにより同じ行のコラム
・アドレス(列アドレス)を次々に入力し、出力に対応
する記憶データを読み出す。なお、図3において、OE
バーは、出力イネーブル信号を示す。
【0022】一方、ページモードのライトサイクル(ア
ーリーライト)時には、図4に示すようにRAS信号を
アクティブ状態を保ったまま、一度CAS信号を非アク
ティブにしてロウ・アドレスを入力後、再びCAS信号
をアクティブにする前にライトイネーブル信号Wをアク
ティブ(Lレベル)とし、また、CAS信号をアクティ
ブと非アクティブを交互に繰り返すことにより同じ行の
コラム・アドレスを次々に入力し、入力データDQ1〜
DQ4を次々と書き込む。このとき、出力イネーブル信
号OEはアクティブ、非アクティブのどちらでもよい。
ーリーライト)時には、図4に示すようにRAS信号を
アクティブ状態を保ったまま、一度CAS信号を非アク
ティブにしてロウ・アドレスを入力後、再びCAS信号
をアクティブにする前にライトイネーブル信号Wをアク
ティブ(Lレベル)とし、また、CAS信号をアクティ
ブと非アクティブを交互に繰り返すことにより同じ行の
コラム・アドレスを次々に入力し、入力データDQ1〜
DQ4を次々と書き込む。このとき、出力イネーブル信
号OEはアクティブ、非アクティブのどちらでもよい。
【0023】次に、本実施例の動作について図2を併せ
参照して説明する。まず、データ転送開始前にCPU3
0により転送方向制御器23に対してDRAM31及び
32間でのデータ転送方向が設定され、また、アドレス
生成器211及び221に対して、転送開始アドレス並
びに転送終了アドレス又は転送データ数が設定される。
DRAM31からDRAM32の方向へデータ転送する
ときは、CPU30は転送方向制御器23の出力信号を
Hレベルとするように制御する。
参照して説明する。まず、データ転送開始前にCPU3
0により転送方向制御器23に対してDRAM31及び
32間でのデータ転送方向が設定され、また、アドレス
生成器211及び221に対して、転送開始アドレス並
びに転送終了アドレス又は転送データ数が設定される。
DRAM31からDRAM32の方向へデータ転送する
ときは、CPU30は転送方向制御器23の出力信号を
Hレベルとするように制御する。
【0024】転送方向制御器23の出力信号はDRAM
31の書き込み制御端子に供給されるから、転送方向制
御器23の出力信号がHレベルのときはDRAM31が
読み出し制御されるので転送元DRAMとなり、またこ
のときは転送方向制御器23の出力信号はインバータ2
7によりLレベルに反転されてDRAM32の書き込み
制御端子に供給されるから、DRAM32が書き込み制
御されるためにDRAM32が転送先DRAMとなる。
転送方向制御器23の出力信号がLレベルのときは上記
と逆の転送方向となる。
31の書き込み制御端子に供給されるから、転送方向制
御器23の出力信号がHレベルのときはDRAM31が
読み出し制御されるので転送元DRAMとなり、またこ
のときは転送方向制御器23の出力信号はインバータ2
7によりLレベルに反転されてDRAM32の書き込み
制御端子に供給されるから、DRAM32が書き込み制
御されるためにDRAM32が転送先DRAMとなる。
転送方向制御器23の出力信号がLレベルのときは上記
と逆の転送方向となる。
【0025】次に、CPU30はタイミング信号生成器
24に対してデータ転送開始を指示する。タイミング信
号生成器24はCPU30からのデータ転送開始指示に
従い、まずロウ・アドレスが出力されるようにMUX2
12及び222を切り替える。続いて、タイミング信号
生成器24は出力RAS信号を図2(A)に示すように
時刻t1で立ち下げ、これによりラッチ213及び22
3により上記のロウ・アドレスをラッチさせた後、MU
X212及び222をコラム・アドレスが出力される側
に切り替える。
24に対してデータ転送開始を指示する。タイミング信
号生成器24はCPU30からのデータ転送開始指示に
従い、まずロウ・アドレスが出力されるようにMUX2
12及び222を切り替える。続いて、タイミング信号
生成器24は出力RAS信号を図2(A)に示すように
時刻t1で立ち下げ、これによりラッチ213及び22
3により上記のロウ・アドレスをラッチさせた後、MU
X212及び222をコラム・アドレスが出力される側
に切り替える。
【0026】次に、タイミング信号生成器24は出力C
AS信号を時刻t2で立ち下げる。このCAS信号はD
RAM31及び32のうち転送元のDRAMには切替器
26を介してそのまま入力されるので、このCAS信号
の立ち下がりにより転送元DRAMからデータ出力が行
われる。図2(B)はこのCAS信号を示し、時刻t2
の立ち下がり時点からアクセスタイム経過した時刻t3
から図2(E)に示す如く有効データが出力される。
AS信号を時刻t2で立ち下げる。このCAS信号はD
RAM31及び32のうち転送元のDRAMには切替器
26を介してそのまま入力されるので、このCAS信号
の立ち下がりにより転送元DRAMからデータ出力が行
われる。図2(B)はこのCAS信号を示し、時刻t2
の立ち下がり時点からアクセスタイム経過した時刻t3
から図2(E)に示す如く有効データが出力される。
【0027】一方、DRAM31及び32のうち転送先
のDRAMには、遅延器25により所定時間遅延された
CAS信号が切替器26を介して入力されるので、この
遅延CAS信号の立ち下がりにより転送先DRAMに転
送元のDRAMから出力されているデータが書き込まれ
る。この遅延CAS信号は図2(C)に示され、上記の
遅延器25による遅延により、転送先DRAMは時刻t
3直後の有効データを書き込む。図2(F)はこの転送
先DRAMに入力されるデータを示す。
のDRAMには、遅延器25により所定時間遅延された
CAS信号が切替器26を介して入力されるので、この
遅延CAS信号の立ち下がりにより転送先DRAMに転
送元のDRAMから出力されているデータが書き込まれ
る。この遅延CAS信号は図2(C)に示され、上記の
遅延器25による遅延により、転送先DRAMは時刻t
3直後の有効データを書き込む。図2(F)はこの転送
先DRAMに入力されるデータを示す。
【0028】図2(C)に示した遅延CAS信号が立ち
下がり、転送先のDRAMにデータが書き込まれるのに
十分な時間が経過してからタイミング信号生成器24は
図2(B)に示すように出力CAS信号を立ち上げる。
この時点でアドレス生成器211及び221がCPU3
0に設定された転送終了アドレス又は転送データ数に達
していたときには、タイミング信号生成器24はRAS
信号を立ち上げDRAM31及び32間の連続アクセス
を終了する。
下がり、転送先のDRAMにデータが書き込まれるのに
十分な時間が経過してからタイミング信号生成器24は
図2(B)に示すように出力CAS信号を立ち上げる。
この時点でアドレス生成器211及び221がCPU3
0に設定された転送終了アドレス又は転送データ数に達
していたときには、タイミング信号生成器24はRAS
信号を立ち上げDRAM31及び32間の連続アクセス
を終了する。
【0029】しかし、CAS信号の立ち上げ時点でアド
レス生成器211及び221がCPU30に設定された
転送終了アドレス又は転送データ数に達していないとき
には、このCAS信号の立ち上がりでアドレス生成器2
11及び221は、DRAM31及び32のアドレス端
子に供給するアドレスを更新する。このアドレス更新後
比較器214、224のそれぞれがロウ・アドレスの一
致検出信号を出力したときには、タイミング信号生成器
24は出力CAS信号を立ち下げ、次のデータ転送を上
記と同様にして実行する。図2(D)はDRAM31及
び32にそれぞれMUX212及び222を介して入力
されるアドレスを示す。
レス生成器211及び221がCPU30に設定された
転送終了アドレス又は転送データ数に達していないとき
には、このCAS信号の立ち上がりでアドレス生成器2
11及び221は、DRAM31及び32のアドレス端
子に供給するアドレスを更新する。このアドレス更新後
比較器214、224のそれぞれがロウ・アドレスの一
致検出信号を出力したときには、タイミング信号生成器
24は出力CAS信号を立ち下げ、次のデータ転送を上
記と同様にして実行する。図2(D)はDRAM31及
び32にそれぞれMUX212及び222を介して入力
されるアドレスを示す。
【0030】このようにして、RAS信号をLレベルに
保持したままCAS信号をLレベルとHレベルを繰り返
すことにより前記ページモードアクセスするという動作
をアドレス生成器211及び221のアドレス更新後、
比較器214又は比較器224の出力が不一致を示す、
あるいは、アドレス生成器211又はアドレス生成器2
21が転送終了アドレス又は転送データ数に達するまで
繰り返す。
保持したままCAS信号をLレベルとHレベルを繰り返
すことにより前記ページモードアクセスするという動作
をアドレス生成器211及び221のアドレス更新後、
比較器214又は比較器224の出力が不一致を示す、
あるいは、アドレス生成器211又はアドレス生成器2
21が転送終了アドレス又は転送データ数に達するまで
繰り返す。
【0031】比較器214又は比較器224のどちらか
の出力が不一致を示したとき、タイミング信号生成器2
4はRAS信号を立ち上げ、DRAM31及び32への
連続アクセスを中断し、CPU30から転送開始指示を
受けたときと同様にMUX212及び222を出力をロ
ウ・アドレスに切り替えるところから上記の動作を繰り
返す。
の出力が不一致を示したとき、タイミング信号生成器2
4はRAS信号を立ち上げ、DRAM31及び32への
連続アクセスを中断し、CPU30から転送開始指示を
受けたときと同様にMUX212及び222を出力をロ
ウ・アドレスに切り替えるところから上記の動作を繰り
返す。
【0032】このように、本実施例によれば、DRAM
31及び32のページモードによる連続アクセスと、転
送元DRAMからの読み出しと転送先DRAMへの書込
みとを同時に1サイクルで行うようにしたため、連続ア
クセスによる転送時間短縮・高速化と、二つのDRAM
の読み出しと書込みを1サイクルで行うことによる転送
時間短縮・高速化との相乗効果により、従来に比し大幅
に高速なデータ転送を実現することができる。
31及び32のページモードによる連続アクセスと、転
送元DRAMからの読み出しと転送先DRAMへの書込
みとを同時に1サイクルで行うようにしたため、連続ア
クセスによる転送時間短縮・高速化と、二つのDRAM
の読み出しと書込みを1サイクルで行うことによる転送
時間短縮・高速化との相乗効果により、従来に比し大幅
に高速なデータ転送を実現することができる。
【0033】なお、本発明は上記の実施例に限定される
ものではなく、例えばDRAM31及び32の一方又は
両方はスタティックコラムモードをサポートするメモリ
回路でも良い。このスタティックコラムモードのリード
サイクル時は、図5に示すように、RAS信号をアクテ
ィブ状態にした後、CAS信号に相当するチップセレク
ト(CS)信号をアクティブと非アクティブの状態を交
互に繰り返すことにより、同じ行の異なるコラム・アド
レスを順次に指定して連続してアクセスし、かつ、ライ
トイネーブル信号Wを非アクティブとして出力端子Qよ
り記憶データを順次に読み出す。
ものではなく、例えばDRAM31及び32の一方又は
両方はスタティックコラムモードをサポートするメモリ
回路でも良い。このスタティックコラムモードのリード
サイクル時は、図5に示すように、RAS信号をアクテ
ィブ状態にした後、CAS信号に相当するチップセレク
ト(CS)信号をアクティブと非アクティブの状態を交
互に繰り返すことにより、同じ行の異なるコラム・アド
レスを順次に指定して連続してアクセスし、かつ、ライ
トイネーブル信号Wを非アクティブとして出力端子Qよ
り記憶データを順次に読み出す。
【0034】また、スタティックコラムモードのライト
サイクル時は、図6に示すように、RAS信号をアクテ
ィブ状態にした後、CS信号をアクティブする前にライ
トイネーブル信号Wをアクティブとし、その後CS信号
をアクティブと非アクティブの状態を交互に繰り返すこ
とにより、同じ行の異なるコラム・アドレスを順次に指
定して連続してアクセスし、入力データを順次に書き込
むものである。このときはDRAMの出力端子Qは高イ
ンピーダンス状態に保持される。
サイクル時は、図6に示すように、RAS信号をアクテ
ィブ状態にした後、CS信号をアクティブする前にライ
トイネーブル信号Wをアクティブとし、その後CS信号
をアクティブと非アクティブの状態を交互に繰り返すこ
とにより、同じ行の異なるコラム・アドレスを順次に指
定して連続してアクセスし、入力データを順次に書き込
むものである。このときはDRAMの出力端子Qは高イ
ンピーダンス状態に保持される。
【0035】また、DRAM31及び32のうちの一方
は、ページモードあるいはスタティックコラムモード可
能なDRAMとインタフェースするために構成したレジ
スタなど(本発明ではこれらも含めてメモリと称するも
のとする)も使用可能である。更に、転送方向が一義的
に決められている二つのメモリ間のDMA転送に用いる
場合には、転送方向制御器23及び切替器26は設けな
くともよい。
は、ページモードあるいはスタティックコラムモード可
能なDRAMとインタフェースするために構成したレジ
スタなど(本発明ではこれらも含めてメモリと称するも
のとする)も使用可能である。更に、転送方向が一義的
に決められている二つのメモリ間のDMA転送に用いる
場合には、転送方向制御器23及び切替器26は設けな
くともよい。
【0036】
【発明の効果】以上説明したように、本発明によれば、
第1及び第2のメモリをページモードあるいはスタティ
ック・コラム・モードを用いて連続アクセスすると同時
に、第1のメモリからのデータ読み出しと、第2のメモ
リへのデータ書込みとを1サイクルで行うことができる
ため、両者のデータ転送時間短縮・高速化による相乗効
果で、二つのメモリ間のDMA転送を従来に比べて大幅
に転送時間短縮・高速化することができる。
第1及び第2のメモリをページモードあるいはスタティ
ック・コラム・モードを用いて連続アクセスすると同時
に、第1のメモリからのデータ読み出しと、第2のメモ
リへのデータ書込みとを1サイクルで行うことができる
ため、両者のデータ転送時間短縮・高速化による相乗効
果で、二つのメモリ間のDMA転送を従来に比べて大幅
に転送時間短縮・高速化することができる。
【図1】本発明の一実施例の構成図である。
【図2】図1の動作説明用タイミングチャートである。
【図3】ページモードリードサイクルの動作説明用タイ
ミングチャートである。
ミングチャートである。
【図4】ページモードライトサイクルの動作説明用タイ
ミングチャートである。
ミングチャートである。
【図5】スタティックコラムモードリードサイクルの動
作説明用タイミングチャートである。
作説明用タイミングチャートである。
【図6】スタティックコラムモードライトサイクルの動
作説明用タイミングチャートである。
作説明用タイミングチャートである。
【図7】従来の一例の構成図である。
【図8】従来の他の例の構成図である。
20 DMAコントローラ(DMAC) 21、22 DRAM制御部 23 転送方向制御器 24 タイミング信号生成器 25 遅延器 26 切替器 27 インバータ 30 中央処理装置(CPU) 31、32 ダイナミック・ランダム・アクセス・メモ
リ(DRAM) 211、221 アドレス生成器 212、222 合成器(MUX) 213、223 ラッチ 214、224 比較器
リ(DRAM) 211、221 アドレス生成器 212、222 合成器(MUX) 213、223 ラッチ 214、224 比較器
Claims (4)
- 【請求項1】 転送元の連続アクセス可能な第1のメモ
リに対するアドレス信号を生成出力する第1のメモリ制
御部と、 転送先の連続アクセス可能な第2のメモリに対するアド
レス信号を生成出力する第2のメモリ制御部と、 前記第1及び第2のメモリ制御部の出力制御信号に基づ
いて第1及び第2のアドレスストローブ信号をそれぞれ
生成し、該第1のアドレスストローブ信号は前記第1及
び第2のメモリにそれぞれ出力し、該第2のアドレスス
トローブ信号は前記第1のメモリに出力するタイミング
信号生成器と、 該第2のアドレスストローブ信号を前記第1のメモリの
アクセス時間と前記第2のメモリのデータセットアップ
時間とを加算した時間遅延して前記第2のメモリに供給
する遅延器と、 前記第1及び第2のメモリをそれぞれ独立して連続アク
セスするように、前記第1及び第2のアドレスストロー
ブ信号の生成動作を制御するための制御信号を前記第1
及び第2のタイミング信号生成器へ別々に出力する、第
1及び第2のメモリ制御部内にそれぞれ設けられた第1
及び第2の制御手段とを有し、前記第1のメモリが前記
タイミング信号生成器よりの前記第2のアドレスストロ
ーブ信号に同期して出力したデータを、前記遅延器によ
り遅延された前記第2のアドレスストローブ信号に同期
して前記第2のメモリに書込むことを繰り返すことを特
徴とするDMAコントローラ。 - 【請求項2】 二つのメモリのうち転送元となる第1の
メモリを読み出し制御し、転送先となる第2のメモリを
書込み制御する転送方向制御手段と、該転送方向制御手
段の出力信号に基づき前記タイミング信号生成器の出力
第2のアドレスストローブ信号を前記第1のメモリに供
給し、かつ、前記遅延器の出力アドレスストローブ信号
を前記第2のメモリに供給するように切替えを行う切替
器とを更に有することを特徴とする請求項1記載のDM
Aコントローラ。 - 【請求項3】 前記第1及び第2のメモリは、それぞれ
ページモードで動作可能なダイナミック・ランダム・ア
クセス・メモリであり、 前記第1及び第2の制御手段は、それぞれデータ転送開
始時の前記タイミング信号生成器の出力第1のアドレス
ストローブ信号のアクティブ状態への遷移時に前記第1
及び第2のアドレス生成器の出力アドレス信号のうちの
ロウ・アドレスを保持するラッチと、該ラッチの出力と
該第1及び第2のアドレス生成器の出力アドレス信号の
うちのロウ・アドレスとが一致するか比較する比較器と
よりなり、該比較器が一致信号を出力している間、前記
タイミング信号生成器を前記第1のアドレス信号はアク
ティブに固定したまま、前記第2のアドレスストローブ
信号をアクティブと非アクティブの状態を交互に繰り返
すように制御することを特徴とする請求項1又は2記載
のDMAコントローラ。 - 【請求項4】 前記第1及び第2のメモリの一方又は両
方は、スタティック・コラム・モードで動作可能なダイ
ナミック・ランダム・アクセス・メモリであることを特
徴とする請求項3記載のDMAコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6099222A JP2580999B2 (ja) | 1994-04-12 | 1994-04-12 | Dmaコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6099222A JP2580999B2 (ja) | 1994-04-12 | 1994-04-12 | Dmaコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07281992A true JPH07281992A (ja) | 1995-10-27 |
JP2580999B2 JP2580999B2 (ja) | 1997-02-12 |
Family
ID=14241642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6099222A Expired - Fee Related JP2580999B2 (ja) | 1994-04-12 | 1994-04-12 | Dmaコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2580999B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0735491A2 (en) * | 1995-03-31 | 1996-10-02 | Nec Corporation | DMA controller |
US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
WO2003069486A1 (en) * | 2002-02-11 | 2003-08-21 | Micron Technology, Inc. | A memory and an adaptive timing system for controlling access to the memory |
-
1994
- 1994-04-12 JP JP6099222A patent/JP2580999B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0735491A2 (en) * | 1995-03-31 | 1996-10-02 | Nec Corporation | DMA controller |
EP0735491A3 (en) * | 1995-03-31 | 1997-02-05 | Nec Corp | Direct memory access control device |
US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
WO2003069486A1 (en) * | 2002-02-11 | 2003-08-21 | Micron Technology, Inc. | A memory and an adaptive timing system for controlling access to the memory |
US7076678B2 (en) | 2002-02-11 | 2006-07-11 | Micron Technology, Inc. | Method and apparatus for data transfer |
CN100350402C (zh) * | 2002-02-11 | 2007-11-21 | 米克罗恩技术公司 | 存储器和用于控制访问该存储器的自适应定时*** |
US7356723B2 (en) | 2002-02-11 | 2008-04-08 | Micron Technology, Inc. | Method and apparatus for data transfer |
US7818601B2 (en) | 2002-02-11 | 2010-10-19 | Micron Technology, Inc. | Method and apparatus for data transfer |
Also Published As
Publication number | Publication date |
---|---|
JP2580999B2 (ja) | 1997-02-12 |
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Legal Events
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