JPH05210569A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH05210569A JPH05210569A JP810592A JP810592A JPH05210569A JP H05210569 A JPH05210569 A JP H05210569A JP 810592 A JP810592 A JP 810592A JP 810592 A JP810592 A JP 810592A JP H05210569 A JPH05210569 A JP H05210569A
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Abstract
(57)【要約】
【目的】ADS信号とRASまたはCAS信号を出力す
る時間間隔を短くし主記憶部に対するアクセススピード
を向上させる。 【構成】マイクロプロセッサ1A内にアドレスを出力す
るバスユニット13からの出力と現在バスユニットから
出力されるアドレスの次に出力されるべきアドレスを出
力するプリフェッチデコードユニット12の出力とを入
力とする比較器11を設ける。これら両ユニットからの
出力の内で行アドレスを互いに比較して一致したときペ
ージヒット信号をアドレスデコーダ22に出力しCAS
要求信号を制御信号生成部24に出力させ、アドレスバ
ス4からアドレスデコーダ22によって列アドレスを読
み出して制御信号生成部24に出力させる。比較器11
からページヒット信号が出力されないときには、アドレ
スデコーダ22によりRAS要求信号、行アドレス、C
AS要求信号、列アドレスをこの順に制御信号生成部2
4より出力させる。
る時間間隔を短くし主記憶部に対するアクセススピード
を向上させる。 【構成】マイクロプロセッサ1A内にアドレスを出力す
るバスユニット13からの出力と現在バスユニットから
出力されるアドレスの次に出力されるべきアドレスを出
力するプリフェッチデコードユニット12の出力とを入
力とする比較器11を設ける。これら両ユニットからの
出力の内で行アドレスを互いに比較して一致したときペ
ージヒット信号をアドレスデコーダ22に出力しCAS
要求信号を制御信号生成部24に出力させ、アドレスバ
ス4からアドレスデコーダ22によって列アドレスを読
み出して制御信号生成部24に出力させる。比較器11
からページヒット信号が出力されないときには、アドレ
スデコーダ22によりRAS要求信号、行アドレス、C
AS要求信号、列アドレスをこの順に制御信号生成部2
4より出力させる。
Description
【0001】
【産業上の利用分野】本発明はメモリ制御装置に関し、
特にマイクロプロセッサなどに接続された主記憶部を構
成するDRAM(ダイナミックランダムアクセスメモ
リ)にマイクロプロセッサの命令に基いてデータを記憶
させるとき、あるいは、このDRAM内に記憶されてい
るデータを読み出すとき、データのアドレスを指定する
制御を行うメモリ制御装置に関する。
特にマイクロプロセッサなどに接続された主記憶部を構
成するDRAM(ダイナミックランダムアクセスメモ
リ)にマイクロプロセッサの命令に基いてデータを記憶
させるとき、あるいは、このDRAM内に記憶されてい
るデータを読み出すとき、データのアドレスを指定する
制御を行うメモリ制御装置に関する。
【0002】
【従来の技術】従来のこの種のメモリ制御装置によって
マイクロプロセッサにより指定されたデータを主記憶部
内に設けらているDRAM(ダイナミッムランダムアク
セスメモリ)内に記憶させるとき、および、DRAM内
に記憶させているデータを読み出すときに、主記憶部の
アドレスを行アドレスと列アドレスとにより規定し、主
記憶部に加えるアドレスが行アドレスであることを示す
RAS(行・アドレス・ストローブ)信号をメモリ制御
装置より出力し主記憶部に加え、このRAS信号を加え
たときマイクロプロセッサのアドレスバスに出力される
アドレス中から行アドレスを抽出して主記憶部に出力
し、次いで主記憶部にこれから加えるアドレスが行アド
レスであることを示すCAS(列・アドレス・ストロー
ブ)信号を出力して主記憶部に加えてからマイクロプロ
セッサのアドレスバス中から列アドレスを抽出して主記
憶部に出力する。主記憶部ではこれら行アドレスと列ア
ドレスにより与えられたアドレスにデータバスを介して
マイクロプロセッサから出力されたデータを記憶するか
あるいは上述のアドレスに記憶されているデータを読み
出してデータバス上に出力する。このような主記憶部か
らのデータを記憶させるか、主記憶部からのデータの読
み出しの動作の何れとなるかは、別にマイクロプロセッ
サからこの主記憶部に加えられるコントロール信号の内
容に依存する。
マイクロプロセッサにより指定されたデータを主記憶部
内に設けらているDRAM(ダイナミッムランダムアク
セスメモリ)内に記憶させるとき、および、DRAM内
に記憶させているデータを読み出すときに、主記憶部の
アドレスを行アドレスと列アドレスとにより規定し、主
記憶部に加えるアドレスが行アドレスであることを示す
RAS(行・アドレス・ストローブ)信号をメモリ制御
装置より出力し主記憶部に加え、このRAS信号を加え
たときマイクロプロセッサのアドレスバスに出力される
アドレス中から行アドレスを抽出して主記憶部に出力
し、次いで主記憶部にこれから加えるアドレスが行アド
レスであることを示すCAS(列・アドレス・ストロー
ブ)信号を出力して主記憶部に加えてからマイクロプロ
セッサのアドレスバス中から列アドレスを抽出して主記
憶部に出力する。主記憶部ではこれら行アドレスと列ア
ドレスにより与えられたアドレスにデータバスを介して
マイクロプロセッサから出力されたデータを記憶するか
あるいは上述のアドレスに記憶されているデータを読み
出してデータバス上に出力する。このような主記憶部か
らのデータを記憶させるか、主記憶部からのデータの読
み出しの動作の何れとなるかは、別にマイクロプロセッ
サからこの主記憶部に加えられるコントロール信号の内
容に依存する。
【0003】このような主記憶装置内のアドレスを指定
するときに、マイクロプロセッサから同時に出力される
行アドレスと列アドレスを時刻的に分けて行アドレスと
列アドレスを共通の接続線で主記憶部に出力しアドレス
を指定するが、その際に直前に指定した行アドレスと次
に指定する行アドレスとが等しく列アドレスのみ直前に
指定したアドレスと異るとき、列アドレスのみを指定し
て主記憶部へのデータの記憶あるいは主記憶部からのデ
ータの読み出しを制御し、主記憶部に対するデータの読
み書きのスピードを向上させるページモードと称する主
記憶部の制御を行なっている。本発明はこのページモー
ドで主記憶の制御を行うメモリ制御装置を対象としてい
る。
するときに、マイクロプロセッサから同時に出力される
行アドレスと列アドレスを時刻的に分けて行アドレスと
列アドレスを共通の接続線で主記憶部に出力しアドレス
を指定するが、その際に直前に指定した行アドレスと次
に指定する行アドレスとが等しく列アドレスのみ直前に
指定したアドレスと異るとき、列アドレスのみを指定し
て主記憶部へのデータの記憶あるいは主記憶部からのデ
ータの読み出しを制御し、主記憶部に対するデータの読
み書きのスピードを向上させるページモードと称する主
記憶部の制御を行なっている。本発明はこのページモー
ドで主記憶の制御を行うメモリ制御装置を対象としてい
る。
【0004】図4は従来のこの種のメモリ制御装置の一
例を示すブロック図である。従来のメモリ制御装置は、
マイクロプロセッサ1と接続されるアドレスバス4に接
続されたアドレス比較記21と、前述したアドレスバス
とアドレス比較記21の出力を入力とするアドレスデコ
ーダ22と、マイクロプロセッサ1からのクロック信号
を受信しタイミング信号を生成し出力するタイミング生
成部23と、アドレスデコーダ22の出力とタイミング
生成部23の出力およびマイクロプロセッサ1から出力
されるコントロール信号を入力としてRAS信号および
CAS信号および行アドレスと列アドレスとを時分割し
たMA(メモリアドレス)信号を主記憶部3に出力する
制御信号生成部24とで構成されている。
例を示すブロック図である。従来のメモリ制御装置は、
マイクロプロセッサ1と接続されるアドレスバス4に接
続されたアドレス比較記21と、前述したアドレスバス
とアドレス比較記21の出力を入力とするアドレスデコ
ーダ22と、マイクロプロセッサ1からのクロック信号
を受信しタイミング信号を生成し出力するタイミング生
成部23と、アドレスデコーダ22の出力とタイミング
生成部23の出力およびマイクロプロセッサ1から出力
されるコントロール信号を入力としてRAS信号および
CAS信号および行アドレスと列アドレスとを時分割し
たMA(メモリアドレス)信号を主記憶部3に出力する
制御信号生成部24とで構成されている。
【0005】図5は図4に示したメモリ制御装置2の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【0006】アドレスバス4を介してアドレス比較器2
1がマイクロプロセッサ1からアドレス・ストローブ
(ADS)信号を読み込むとマイクロプロセッサ1の出
力するクロック(CLK)信号に同期して、アドレスバ
ス中に出力されているアドレスの内で行アドレスを読み
込み、すでに前回マイクロプロセッサ1から出力された
アドレス中でこのアドレス比較器21が記憶している行
アドレスと比較し一致していないときには、アドレスデ
コーダ22はなにもデコーダ22に出力しない。
1がマイクロプロセッサ1からアドレス・ストローブ
(ADS)信号を読み込むとマイクロプロセッサ1の出
力するクロック(CLK)信号に同期して、アドレスバ
ス中に出力されているアドレスの内で行アドレスを読み
込み、すでに前回マイクロプロセッサ1から出力された
アドレス中でこのアドレス比較器21が記憶している行
アドレスと比較し一致していないときには、アドレスデ
コーダ22はなにもデコーダ22に出力しない。
【0007】アドレスデコーダ22はアドレスバス4を
介してADS(アドレス・ストローブ)信号を受信した
とき、アドレス比較記21からなにも出力がないときに
は、RAS要求信号を制御信号生成部24に出力し、次
いで、アドレスバス4より行アドレスを読み出し制御信
号生成部24に出力する。
介してADS(アドレス・ストローブ)信号を受信した
とき、アドレス比較記21からなにも出力がないときに
は、RAS要求信号を制御信号生成部24に出力し、次
いで、アドレスバス4より行アドレスを読み出し制御信
号生成部24に出力する。
【0008】制御信号生成部24は、上述したRAS要
求信号を受信するとRAS信号を主記憶部3に出力す
る。なお、このRAS信号は高レベルから低レベルに変
化したとき主記憶部3では続いて受信されるメモリアク
セス(MA)信号の内容を行アドレスとして受信する。
求信号を受信するとRAS信号を主記憶部3に出力す
る。なお、このRAS信号は高レベルから低レベルに変
化したとき主記憶部3では続いて受信されるメモリアク
セス(MA)信号の内容を行アドレスとして受信する。
【0009】制御信号生成部24は上述したRAS信号
に続いて行アドレスをアドレスデコーダ22から受信す
るとMA信号として主記憶部に送出する。
に続いて行アドレスをアドレスデコーダ22から受信す
るとMA信号として主記憶部に送出する。
【0010】アドレスデコーダ22は、上述のRAS信
号と行アドレスを出力してから適切な時間経過後にCA
S要求信号を制御信号生成部24に出力し、続いて、ア
ドレスバス4から列アドレスを読み取り制御信号生成部
24に出力する、制御信号生成部24はCAS要求信号
とこれに続いて列アドレスとを受信するとCAS信号と
列アドレスをMA信号として主記憶部3に出力する。主
記憶部3はCAS信号についてもこの信号が高レベルか
ら低レベルに変化したとき、続いて送られてくるMA信
号が列アドレスであるとして読み込む。制御信号生成部
24より出力されるRAS信号、CAS信号およびMA
信号のタイミングはタイミング生成部23より出力され
るタイミング信号により制御される。
号と行アドレスを出力してから適切な時間経過後にCA
S要求信号を制御信号生成部24に出力し、続いて、ア
ドレスバス4から列アドレスを読み取り制御信号生成部
24に出力する、制御信号生成部24はCAS要求信号
とこれに続いて列アドレスとを受信するとCAS信号と
列アドレスをMA信号として主記憶部3に出力する。主
記憶部3はCAS信号についてもこの信号が高レベルか
ら低レベルに変化したとき、続いて送られてくるMA信
号が列アドレスであるとして読み込む。制御信号生成部
24より出力されるRAS信号、CAS信号およびMA
信号のタイミングはタイミング生成部23より出力され
るタイミング信号により制御される。
【0011】行アドレスと列アドレスとが出力されると
データバス5によりマイクロプロセッサ1からデータバ
ス5に出力されるデータが、上述の列アドレスと行アド
レスで指定された主記憶部の記憶領域に記憶されるか、
この記憶領域から記憶されていたデータが読み出されデ
ータバス5を介してマイクロプロセッサ1に出力される
ことになる。
データバス5によりマイクロプロセッサ1からデータバ
ス5に出力されるデータが、上述の列アドレスと行アド
レスで指定された主記憶部の記憶領域に記憶されるか、
この記憶領域から記憶されていたデータが読み出されデ
ータバス5を介してマイクロプロセッサ1に出力される
ことになる。
【0012】なお、マイクロプロセッサ1から主記憶部
3に対してデータの書き込みまたは読み出しなどを指定
するコントロール信号は制御信号生成部24に加えられ
て主記憶部3に加えられるが、図5中には省略されてい
る。
3に対してデータの書き込みまたは読み出しなどを指定
するコントロール信号は制御信号生成部24に加えられ
て主記憶部3に加えられるが、図5中には省略されてい
る。
【0013】ここで、図5中で示されているA部のAD
S信号がアドレス比較器21に入力されると、この信号
が入力される前の行アドレスをアドレス比較器21が記
憶しており、アドレスバスに出力されている行アドレス
を新たに取り込み前述した記憶している行アドレスと比
較したとき、前回記憶した行アドレスと同一であるとす
ると、アドレス比較器21はページヒット信号をアドレ
スデコーダ22に出力する。アドレスデコーダ22は、
このページヒット信号を受信すると、CAS要求信号を
制御信号生成部24に出力し、続いて、アドレスバス4
から列アドレスを読み出して、制御信号生成部24に出
力する。制御信号生成部24はこれらを受信すると、C
AS信号を出力し、続いて、受信した列アドレス信号を
MA信号として主記憶部3に出力する。主記憶部3はこ
のように、メモリ制御装置2からCAS信号と対応する
列アドレスとが出力されたときには、主記憶部3は行ア
ドレスについては、直前に受信した行アドレスと同じで
あると判断して、上述したアドレスにデータバス5中の
データを記憶させる。
S信号がアドレス比較器21に入力されると、この信号
が入力される前の行アドレスをアドレス比較器21が記
憶しており、アドレスバスに出力されている行アドレス
を新たに取り込み前述した記憶している行アドレスと比
較したとき、前回記憶した行アドレスと同一であるとす
ると、アドレス比較器21はページヒット信号をアドレ
スデコーダ22に出力する。アドレスデコーダ22は、
このページヒット信号を受信すると、CAS要求信号を
制御信号生成部24に出力し、続いて、アドレスバス4
から列アドレスを読み出して、制御信号生成部24に出
力する。制御信号生成部24はこれらを受信すると、C
AS信号を出力し、続いて、受信した列アドレス信号を
MA信号として主記憶部3に出力する。主記憶部3はこ
のように、メモリ制御装置2からCAS信号と対応する
列アドレスとが出力されたときには、主記憶部3は行ア
ドレスについては、直前に受信した行アドレスと同じで
あると判断して、上述したアドレスにデータバス5中の
データを記憶させる。
【0014】
【発明が解決しようとする課題】上述した従来のメモリ
制御装置は、このメモリ制御装置が有するアドレス比較
器には前回入力した行アドレスを記憶させておき、今回
のアドレスバス中に出力されているアドレスの中の行ア
ドレスが記憶している行アドレスと比較し、これら両者
が一致しているか否かをアドレス比較器が判断してから
RASまたはCAS要求信号を生成するため、マイクロ
プロセッサからアドレスバスへ出力された行アドレスを
読み込んでからRASまたはCAS信号を出力するまで
に時間Tを必要としこの時間Tが1クロックサイクル程
度の長時間となるのでページモードで動作してもスピー
ドをあまり向上できないという欠点を有している。
制御装置は、このメモリ制御装置が有するアドレス比較
器には前回入力した行アドレスを記憶させておき、今回
のアドレスバス中に出力されているアドレスの中の行ア
ドレスが記憶している行アドレスと比較し、これら両者
が一致しているか否かをアドレス比較器が判断してから
RASまたはCAS要求信号を生成するため、マイクロ
プロセッサからアドレスバスへ出力された行アドレスを
読み込んでからRASまたはCAS信号を出力するまで
に時間Tを必要としこの時間Tが1クロックサイクル程
度の長時間となるのでページモードで動作してもスピー
ドをあまり向上できないという欠点を有している。
【0015】本発明の目的は、新たなADS信号がマイ
クロプロセッサから出力されてからRASおよびCAS
信号を出力するまでの時間を従来のこの種の装置より短
くすることが可能なメモリ制装置を提供することにあ
る。
クロプロセッサから出力されてからRASおよびCAS
信号を出力するまでの時間を従来のこの種の装置より短
くすることが可能なメモリ制装置を提供することにあ
る。
【0016】
【課題を解決するための手段】本発明のメモリ制御装置
は、マイクロプロセッサに接続された主記憶部内に設け
られたDRAMに対するデータの書き込みとこのDRA
M中に記憶されたデータの読み出しの際に前記マイクロ
プロセッサからアドレスストローブ信号を受信したとき
直前のアドレスと現在マイクロプロセッサから出力され
たアドレスの内の行アドレスとを比較しこれら両者が等
しいときは列アドレスストローブ信号と列アドレスとを
出力し前記直前の列アドレスが現時刻の列アドレスと等
しくないときは、行アドレスストローブ信号と行アドレ
スとを出力してから前記列ストローブ信号と列アドレス
を出力して別に出力されるリードあるいはライト信号と
ともに前記書き込みと読み出しの制御を行うメモリ制御
装置において、前記マイクロプロセッサ中に組み込まれ
前記マイクロプロセッサが出力するアドレス中で行アド
レスのみを選択して第1の入力とし前記マイクロプロセ
ッサが出力するプリフェッチ信号を第2の入力としこれ
ら第1と第2の入力とを比較し両者が一致しているとき
ページヒット信号を出力する比較器と、前記ページヒッ
ト信号とアドレスバス中より前記マイクロプロセッサの
出力するアドレスとアドレスストローブ信号を受信し前
記ベージヒット信号を受信したときは前記列アドレスス
トローブ信号と前記アドレスバスより列アドレスを抽出
して出力し前記ベージヒット信号が存在しないときに
は、前記行アドレスストローブ信号を出力し前記アドレ
スバスより前記行アドレスを抽出して出力してから前記
列アドレスストローブ信号を出力し次いで前記アドレス
バスから列アドレスを抽出して出力し前記リード信号か
あるいはライト信号の内の一つとともに前記主記憶部に
前記これらの出力を加えるメモリ制御回路とを備えて構
成されている。
は、マイクロプロセッサに接続された主記憶部内に設け
られたDRAMに対するデータの書き込みとこのDRA
M中に記憶されたデータの読み出しの際に前記マイクロ
プロセッサからアドレスストローブ信号を受信したとき
直前のアドレスと現在マイクロプロセッサから出力され
たアドレスの内の行アドレスとを比較しこれら両者が等
しいときは列アドレスストローブ信号と列アドレスとを
出力し前記直前の列アドレスが現時刻の列アドレスと等
しくないときは、行アドレスストローブ信号と行アドレ
スとを出力してから前記列ストローブ信号と列アドレス
を出力して別に出力されるリードあるいはライト信号と
ともに前記書き込みと読み出しの制御を行うメモリ制御
装置において、前記マイクロプロセッサ中に組み込まれ
前記マイクロプロセッサが出力するアドレス中で行アド
レスのみを選択して第1の入力とし前記マイクロプロセ
ッサが出力するプリフェッチ信号を第2の入力としこれ
ら第1と第2の入力とを比較し両者が一致しているとき
ページヒット信号を出力する比較器と、前記ページヒッ
ト信号とアドレスバス中より前記マイクロプロセッサの
出力するアドレスとアドレスストローブ信号を受信し前
記ベージヒット信号を受信したときは前記列アドレスス
トローブ信号と前記アドレスバスより列アドレスを抽出
して出力し前記ベージヒット信号が存在しないときに
は、前記行アドレスストローブ信号を出力し前記アドレ
スバスより前記行アドレスを抽出して出力してから前記
列アドレスストローブ信号を出力し次いで前記アドレス
バスから列アドレスを抽出して出力し前記リード信号か
あるいはライト信号の内の一つとともに前記主記憶部に
前記これらの出力を加えるメモリ制御回路とを備えて構
成されている。
【0017】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0018】図1は本発明のメモリ制御装置の一実施例
を示すブロック図であり、図2は図1に示したメモリ制
御装置の動作を説明するタイミングチャートである。
を示すブロック図であり、図2は図1に示したメモリ制
御装置の動作を説明するタイミングチャートである。
【0019】本実施例のメモリ制御装置は、図1に示す
ように、マイクロプロセッサ1A内に設けられ、このマ
イクロプロセッサ1A内のバスユニット13から出力さ
れるアドレス信号の内で行アドレスを第1の入力とし、
マイクロプロセッサ1A内に設けられているプリフェッ
チデコードユニット12の出力を第2の入力とし出力が
アドレスデコーダ22に接続されている比較器11と、
すでに図4において説明したアドレスデコーダ22とタ
イミング生成部23と制御信号生成部24より成るメモ
リ制御回路2Aとから構成されている。メモリ制御回路
2Aを構成している各要素は、図4においてすでに説明
しているものと同様な動作を行うものである。
ように、マイクロプロセッサ1A内に設けられ、このマ
イクロプロセッサ1A内のバスユニット13から出力さ
れるアドレス信号の内で行アドレスを第1の入力とし、
マイクロプロセッサ1A内に設けられているプリフェッ
チデコードユニット12の出力を第2の入力とし出力が
アドレスデコーダ22に接続されている比較器11と、
すでに図4において説明したアドレスデコーダ22とタ
イミング生成部23と制御信号生成部24より成るメモ
リ制御回路2Aとから構成されている。メモリ制御回路
2Aを構成している各要素は、図4においてすでに説明
しているものと同様な動作を行うものである。
【0020】比較器11には、前述のようにマイクロプ
ロセッサ1A内のバスユニット13からアドレスバス4
に出力されるものと同一のアドレスを同時刻に第1の入
力として入力し、またプリフェッチデコードユニット1
2からは、バスユニット13から現在出力されているア
ドレスの次に出力されるべきアドレスが第2の入力とし
て入力される。
ロセッサ1A内のバスユニット13からアドレスバス4
に出力されるものと同一のアドレスを同時刻に第1の入
力として入力し、またプリフェッチデコードユニット1
2からは、バスユニット13から現在出力されているア
ドレスの次に出力されるべきアドレスが第2の入力とし
て入力される。
【0021】比較器11はこれら第1と第2の入力の内
からそれぞれ行アドレスを取り出しこれら取り出した値
を比較し、両者が一致しているとき、ページヒット信号
PHを出力しアドレスデコーダ22に加える。このペー
ジヒット信号PHは高レベルから低レベルへ変化したと
き、そのページヒット信号PHが出力したことを示す。
アドレスデコーダ22はページヒット信号HTが高レベ
ルから低レベルに変化し、かつ図2のB点に示したAD
S信号がマイクロプロセッサ1Aから出力されアドレス
バス4を介してアドレスデコーダ22に加えられると、
CAS出力要求信号がアドレスデコーダ22より制御信
号生成部24に出力され制御信号生成部24からCAS
信号が出力される、続いて、アドレスデコーダ22によ
り列アドレスがアドレスバス4から読み出され、制御信
号生成部24に加えられる。
からそれぞれ行アドレスを取り出しこれら取り出した値
を比較し、両者が一致しているとき、ページヒット信号
PHを出力しアドレスデコーダ22に加える。このペー
ジヒット信号PHは高レベルから低レベルへ変化したと
き、そのページヒット信号PHが出力したことを示す。
アドレスデコーダ22はページヒット信号HTが高レベ
ルから低レベルに変化し、かつ図2のB点に示したAD
S信号がマイクロプロセッサ1Aから出力されアドレス
バス4を介してアドレスデコーダ22に加えられると、
CAS出力要求信号がアドレスデコーダ22より制御信
号生成部24に出力され制御信号生成部24からCAS
信号が出力される、続いて、アドレスデコーダ22によ
り列アドレスがアドレスバス4から読み出され、制御信
号生成部24に加えられる。
【0022】また、図2において、B点より左方のAD
S信号がマイクロプロセッサ1Aからアドレスバス4に
出力されたときには、比較器11の第1と入力と第2の
入力の行アドレスは互いに異っている場合であって、こ
の場合にはページヒット信号HTは低レベルから高レベ
ル側に変化するか高レベル側にあるので、アドレスデコ
ーダ22に、このADS信号が加えられたときには、ア
ドレスデコーダはRAS要求信号をまず出力し、次に、
アドレスバス4から行アドレスを読み出して制御信号生
成部24に出力し、さらにCAS要求信号を制御信号生
成部24に出力してから、データバス4から列アドレス
を読み出して制御信号生成部24に出力する。
S信号がマイクロプロセッサ1Aからアドレスバス4に
出力されたときには、比較器11の第1と入力と第2の
入力の行アドレスは互いに異っている場合であって、こ
の場合にはページヒット信号HTは低レベルから高レベ
ル側に変化するか高レベル側にあるので、アドレスデコ
ーダ22に、このADS信号が加えられたときには、ア
ドレスデコーダはRAS要求信号をまず出力し、次に、
アドレスバス4から行アドレスを読み出して制御信号生
成部24に出力し、さらにCAS要求信号を制御信号生
成部24に出力してから、データバス4から列アドレス
を読み出して制御信号生成部24に出力する。
【0023】今までの説明で明らかなように、比較器1
1はアドレスバス4に現在出力されているアドレスと、
次にこのアドレスバス4に出力されるべきアドレスを比
較した結果を出力するので、マイクロプロセッサ1Aか
ら出力されるADS信号に続いて出力されるRAS信号
またはCAS信号が出力されるまでの時間TAを非常に
短かくすることができる。
1はアドレスバス4に現在出力されているアドレスと、
次にこのアドレスバス4に出力されるべきアドレスを比
較した結果を出力するので、マイクロプロセッサ1Aか
ら出力されるADS信号に続いて出力されるRAS信号
またはCAS信号が出力されるまでの時間TAを非常に
短かくすることができる。
【0024】図3は図1に示したマイクロプロセッサ1
A内に設けられる比較器11Aの他の実施例を示すもの
で、マイクロプロセッサ1Aに接続される主記憶部を構
成する複数のDRAMの記憶容量が互いに等しいが、主
記憶部によりこのDRAMの記憶容量が異なる場合に使
用することができる比較器を比較器11Aとして示した
説明図であって、図3中には図示されていない主記憶部
より、この主記憶部が有するDRAMの記憶容量に応じ
て予め定められた主記憶部識別信号を出力させ、この主
記憶部識別信号を受信する比較器11Aをマイクロプロ
セッサ1A内に設け、主記憶部識別信号に応じてバスユ
ニット13とプリフェッチデコードユニット12から加
えられる行アドレスの抽出範囲を前述したDRAMの記
憶容量に応じて変更させ、この変更した範囲内の行アド
レスについて比較を行わせて、両入力が一致したとき、
前述したページヒット信号PHを出力させることにする
と、マイクロプロセッサ1Aに接続される主記憶部内に
設けられた複数のDRAMの記憶容量が互いに等しい
が、主記憶部に設けられている複数のDRAMの記憶容
量が主記憶部により異なるとき、このような記憶容量の
異なるDRAMを持つ主記憶部を使用するときにも、同
一のマイクロブロセッサ1Aを使用することができる。
A内に設けられる比較器11Aの他の実施例を示すもの
で、マイクロプロセッサ1Aに接続される主記憶部を構
成する複数のDRAMの記憶容量が互いに等しいが、主
記憶部によりこのDRAMの記憶容量が異なる場合に使
用することができる比較器を比較器11Aとして示した
説明図であって、図3中には図示されていない主記憶部
より、この主記憶部が有するDRAMの記憶容量に応じ
て予め定められた主記憶部識別信号を出力させ、この主
記憶部識別信号を受信する比較器11Aをマイクロプロ
セッサ1A内に設け、主記憶部識別信号に応じてバスユ
ニット13とプリフェッチデコードユニット12から加
えられる行アドレスの抽出範囲を前述したDRAMの記
憶容量に応じて変更させ、この変更した範囲内の行アド
レスについて比較を行わせて、両入力が一致したとき、
前述したページヒット信号PHを出力させることにする
と、マイクロプロセッサ1Aに接続される主記憶部内に
設けられた複数のDRAMの記憶容量が互いに等しい
が、主記憶部に設けられている複数のDRAMの記憶容
量が主記憶部により異なるとき、このような記憶容量の
異なるDRAMを持つ主記憶部を使用するときにも、同
一のマイクロブロセッサ1Aを使用することができる。
【0025】
【発明の効果】以上説明したように、本発明のメモリ制
御装置は、比較器で比較する第1の入力を現在アドレス
バスに出力しているアドレスとし、第2の入力を上述し
たアドレスバスに現在出力している次に出力されるべき
アドレスをプリフェッチデコードユニットから入力する
ことにより、マイクロプロセッサからADS信号が出力
されてからRASまたはCAS信号を出力するまでの時
間を、従来のこの種の制御装置にくらべて短時間で出力
することを可能とすることができるため、マイクロプロ
セッサが主記憶部にアクセスするスピードを向上させる
ことができる効果を有する。
御装置は、比較器で比較する第1の入力を現在アドレス
バスに出力しているアドレスとし、第2の入力を上述し
たアドレスバスに現在出力している次に出力されるべき
アドレスをプリフェッチデコードユニットから入力する
ことにより、マイクロプロセッサからADS信号が出力
されてからRASまたはCAS信号を出力するまでの時
間を、従来のこの種の制御装置にくらべて短時間で出力
することを可能とすることができるため、マイクロプロ
セッサが主記憶部にアクセスするスピードを向上させる
ことができる効果を有する。
【図1】本発明のメモリ制御装置の一実施例を示すブロ
ック図である。
ック図である。
【図2】図1に示した実施例の動作を説明するタイミン
グチャートである。
グチャートである。
【図3】図1に示したメモリ制御装置に使用することが
できる別の比較器を示す説明図である。
できる別の比較器を示す説明図である。
【図4】従来のこの種の装置の一例を示すブロック図で
ある。
ある。
【図5】図4に示した装置の動作を説明するタイミング
チャートである。
チャートである。
3 主記憶部 4 アドレスバス 5 データバス 11 比較器 2A メモリ制御回路 22 アドレスデコーダ 23 タイミング生成部 24 制御信号生成部 11A 比較器
Claims (2)
- 【請求項1】 マイクロプロセッサに接続された主記憶
部内に設けられたDRAMに対するデータの書き込みと
このDRAM中に記憶されたデータの読み出しの際に前
記マイクロプロセッサからアドレスストローブ信号を受
信したとき直前のアドレスと現在マイクロプロセッサか
ら出力されたアドレスの内の行アドレスとを比較しこれ
ら両者が等しいときは列アドレスストローブ信号と列ア
ドレスとを出力し前記直前の列アドレスが現時刻の列ア
ドレスと等しくないときは、行アドレスストローブ信号
と行アドレスとを出力してから前記列ストローブ信号と
列アドレスを出力して別に出力されるリードあるいはラ
イト信号とともに前記書き込みと読み出しの制御を行う
メモリ制御装置において、前記マイクロプロセッサ中に
組み込まれ前記マイクロプロセッサが出力するアドレス
中で行アドレスのみを選択して第1の入力とし前記マイ
クロプロセッサが出力するプリフェッチ信号を第2の入
力としこれら第1と第2の入力とを比較し両者が一致し
ているときページヒット信号を出力する比較器と、前記
ページヒット信号とアドレスバス中より前記マイクロプ
ロセッサの出力するアドレスとアドレスストローブ信号
を受信し前記ベージヒット信号を受信したときは前記列
アドレスストローブ信号と前記アドレスバスより列アド
レスを抽出して出力し前記ベージヒット信号が存在しな
いときには、前記行アドレスストローブ信号を出力し前
記アドレスバスより前記行アドレスを抽出して出力して
から前記列アドレスストローブ信号を出力し次いで前記
アドレスバスから列アドレスを抽出して出力し前記リー
ド信号かあるいはライト信号の内の一つとともに前記主
記憶部に前記これらの出力を加えるメモリ制御回路とを
備えることを特徴とするメモリ制御装置。 - 【請求項2】 マイクロプロセッサに接続された主記憶
部内に設けられたDRAMに対するデータの書き込みと
このDRAM中に記憶されたデータの読み出しの際に前
記マイクロプロセッサからアドレスストローブ信号を受
信したとき直前のアドレスと現在マイクロプロセッサか
ら出力されたアドレスの内の行アドレスとを比較しこれ
ら両者が等しいときは列アドレスストローブ信号と列ア
ドレスとを出力し前記直前の列アドレスが現時刻の列ア
ドレスと等しくないときは、行アドレスストローブ信号
と行アドレスとを出力してから前記列ストローブ信号と
列アドレスを出力して別に出力されるリードあるいはラ
イト信号とともに前記書き込みと読み出しの制御を行う
メモリ制御装置において、前記主記憶部内に設けられた
複数のDRAMの記憶容量がすべて互いに同一であるが
前記マイクロプロセッサに対して接続されるべきDRA
Mの記憶容量が前記主記憶装置に依存し異るとき、その
DRAMの記憶容量に応じて予め定められた識別信号を
出力する識別信号生成手段を前記主記憶部に有し、前記
マイクロプロセッサ中に組み込まれ前記マイクロプロセ
ッサが出力するアドレス中で行アドレスのみを選択して
第1の入力とし前記マイクロプロセッサが出力するプリ
フェッチ信号を第2の入力としさらに前記識別信号を第
3の入力とし前記第3の入力に応じてこれら第1と第2
の入力の内の抽出範囲を予め決められた範囲に設定しこ
の設定した範囲内で前記第1と第2の入力を比較し両者
が一致しているときページヒット信号を出力する比較器
と、前記ページヒット信号とアドレスバス中より前記マ
イクロプロセッサの出力するアドレスとアドレスストロ
ーブ信号を受信し前記ベージヒット信号を受信したとき
は前記列アドレスストローブ信号と前記アドレスバスよ
り列アドレスを抽出して出力し前記ベージヒット信号が
存在しないときには、前記行アドレスストローブ信号を
出力し前記アドレスバスより前記行アドレスを抽出して
出力してから前記列アドレスストローブ信号を出力し次
いで前記アドレスバスから列アドレスを抽出して出力し
前記リード信号かあるいはライト信号の内の一つととも
に前記主記憶部に前記これらの出力を加えるメモリ制御
回路とを備えることを特徴とするメモリ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP810592A JPH05210569A (ja) | 1992-01-21 | 1992-01-21 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP810592A JPH05210569A (ja) | 1992-01-21 | 1992-01-21 | メモリ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05210569A true JPH05210569A (ja) | 1993-08-20 |
Family
ID=11684025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP810592A Withdrawn JPH05210569A (ja) | 1992-01-21 | 1992-01-21 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05210569A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8966166B2 (en) | 2011-06-09 | 2015-02-24 | Canon Kabushiki Kaisha | Information processing apparatus and information processing method |
-
1992
- 1992-01-21 JP JP810592A patent/JPH05210569A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8966166B2 (en) | 2011-06-09 | 2015-02-24 | Canon Kabushiki Kaisha | Information processing apparatus and information processing method |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |