JPH09185883A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH09185883A JPH09185883A JP7353624A JP35362495A JPH09185883A JP H09185883 A JPH09185883 A JP H09185883A JP 7353624 A JP7353624 A JP 7353624A JP 35362495 A JP35362495 A JP 35362495A JP H09185883 A JPH09185883 A JP H09185883A
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- ras
- cas
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Abstract
(57)【要約】
【課題】DRAMを用いた主記憶装置のメモリアクセス
性能を向上すると共に回路構成を簡易化及び小型化して
集積回路化に好適なメモリアクセス制御回路の提供。 【解決手段】メモリを複数のバンクに分けた場合、各バ
ンクにチップセレクト信号(CS0〜CSn)を用意
し、RAS信号、CAS信号については、それぞれ1本
だけ用意し、このRAS信号、CAS信号を全バンクに
供給し、各バンクにはチップセレクト信号がアクティブ
の時に、RAS及びCAS信号をラッチする2ビットの
フリップフロップを用意し、各バンクのフリップフロッ
プに記憶されたRAS及びCAS信号がそのバンク内の
DRAM群に供給される。
性能を向上すると共に回路構成を簡易化及び小型化して
集積回路化に好適なメモリアクセス制御回路の提供。 【解決手段】メモリを複数のバンクに分けた場合、各バ
ンクにチップセレクト信号(CS0〜CSn)を用意
し、RAS信号、CAS信号については、それぞれ1本
だけ用意し、このRAS信号、CAS信号を全バンクに
供給し、各バンクにはチップセレクト信号がアクティブ
の時に、RAS及びCAS信号をラッチする2ビットの
フリップフロップを用意し、各バンクのフリップフロッ
プに記憶されたRAS及びCAS信号がそのバンク内の
DRAM群に供給される。
Description
【0001】
【発明の属する技術分野】本発明はメモリ装置に関し、
特に情報処理装置における主記憶装置のメモリアクセス
制御装置に関する。
特に情報処理装置における主記憶装置のメモリアクセス
制御装置に関する。
【0002】
【従来の技術】従来、高速な中央処理装置に接続される
主記憶装置としては、ダイナミックランダムアクセスメ
モリ(「DRAM」という)が用いられている。
主記憶装置としては、ダイナミックランダムアクセスメ
モリ(「DRAM」という)が用いられている。
【0003】DRAMアクセス制御装置の従来技術とし
て、例えば特開平4−276379号公報には、メモリ
のアクセス速度の改善のために、ファーストページモー
ドDRAMを用い、DRAMのページモードを有効に利
用して高速アクセスを可能とするようにしたDRAMア
クセス制御方式が提案されている。
て、例えば特開平4−276379号公報には、メモリ
のアクセス速度の改善のために、ファーストページモー
ドDRAMを用い、DRAMのページモードを有効に利
用して高速アクセスを可能とするようにしたDRAMア
クセス制御方式が提案されている。
【0004】図5に、上記特開平4−276379号公
報に提案される従来のDRAMアクセス制御方式を説明
するための図を示す。図5を参照して、この従来技術に
おいては、ロウアドレスとカラムアドレスを順次与えて
アクセスするDRAM501と、ロウアドレス保持部504に
保持されている前回のロウアドレスと今回のロウアドレ
スとを比較するロウアドレス比較部503と、を備え、ア
クセス要求に対して、前回のロウアドレスと今回のロウ
アドレスをロウアドレス比較部503が比較して一致した
時に、保持していたアクティブのRAS(ロウアドレス
ストローブ)信号をそのままにして、カラムアドレス及
びアクティブのCAS(カラムアドレスストローブ)信
号をDRAM501に与えてアクセスし、一方、一致しな
い時には、保持していたアクティブのRAS信号を一
旦、インアクティブにした後、アクセスするような構成
とされている。
報に提案される従来のDRAMアクセス制御方式を説明
するための図を示す。図5を参照して、この従来技術に
おいては、ロウアドレスとカラムアドレスを順次与えて
アクセスするDRAM501と、ロウアドレス保持部504に
保持されている前回のロウアドレスと今回のロウアドレ
スとを比較するロウアドレス比較部503と、を備え、ア
クセス要求に対して、前回のロウアドレスと今回のロウ
アドレスをロウアドレス比較部503が比較して一致した
時に、保持していたアクティブのRAS(ロウアドレス
ストローブ)信号をそのままにして、カラムアドレス及
びアクティブのCAS(カラムアドレスストローブ)信
号をDRAM501に与えてアクセスし、一方、一致しな
い時には、保持していたアクティブのRAS信号を一
旦、インアクティブにした後、アクセスするような構成
とされている。
【0005】さらに、メモリシステムの処理速度を高速
化する従来技術として、例えば特開平2−29988号
公報には、複数のDRAMをページ単位毎にまとめ、各
ページ単位のDRAM群をページ間でアクセス干渉の起
こりにくいデータを格納しているページの集合を1つの
グループとして複数のグループに分け、各グループのD
RAMをページアクセスに応答するメモリで構成して複
数の独立にアクセス可能なメモリシステムを用意し、各
グループのメモリシステムのページアドレスを指定する
ためのアクセスに応答して、このアクセスより少なくと
も1つ前に指定された旧ページアドレスを記憶する手段
と、前記ページアドレスのアクセスに応答して、このア
クセスと新ページアクセスと記憶手段に記憶されている
旧ページアドレスの内容の一致を判定する判定手段と、
判定手段が一致の時には旧ページアドレスに従ったペー
ジアクセスを、判定結果が不一致(ページフォルト)の
ときには、新ページアドレスによるページアクセスを各
グループのメモリシステムへ指令するページングアクセ
ス手段と、を有するメモリアクセス装置を備え、高速ラ
ンダムアクセス可能なメモリ装置が提案されている。
化する従来技術として、例えば特開平2−29988号
公報には、複数のDRAMをページ単位毎にまとめ、各
ページ単位のDRAM群をページ間でアクセス干渉の起
こりにくいデータを格納しているページの集合を1つの
グループとして複数のグループに分け、各グループのD
RAMをページアクセスに応答するメモリで構成して複
数の独立にアクセス可能なメモリシステムを用意し、各
グループのメモリシステムのページアドレスを指定する
ためのアクセスに応答して、このアクセスより少なくと
も1つ前に指定された旧ページアドレスを記憶する手段
と、前記ページアドレスのアクセスに応答して、このア
クセスと新ページアクセスと記憶手段に記憶されている
旧ページアドレスの内容の一致を判定する判定手段と、
判定手段が一致の時には旧ページアドレスに従ったペー
ジアクセスを、判定結果が不一致(ページフォルト)の
ときには、新ページアドレスによるページアクセスを各
グループのメモリシステムへ指令するページングアクセ
ス手段と、を有するメモリアクセス装置を備え、高速ラ
ンダムアクセス可能なメモリ装置が提案されている。
【0006】図4を参照して、上記特開平2−2998
8号公報に提案されるメモリ装置において、メモリ系
は、命令用ダイナミックメモリシステム403a、メモリ
アクセス装置402aを含む系と、データ用ダイナミック
メモリシステム403b、メモリアクセス装置402bを含む
系の2つの系に分割されており、各系にはプロセッサ40
1からデータバス404を介してデータが、アドレスバス40
5を介してアドレスが、クロック線427を介してクロック
信号が供給される。そして、各ページ単位のDRAM群
をページ間でアクセス干渉の起こりにくいプログラム
(命令)やデータの集合を1つのグループとして2つの
グループに分け、各グループのDRAMをページアクセ
スに応答するメモリシステム403a、403bで構成してい
る。なお、ページアクセスとは、周知の如く、ロウアド
レスに与えるページを固定して同一ページ内のデータを
カラムアドレスに与えるアドレス情報を変更するだけ
で、高速にアクセスするようにしたものである。ページ
アドレス比較回路410は、新ページアドレス406と旧ペー
ジアドレス407を比較し、両者が一致の時は比較結果信
号411をRAS/CAS発生回路413に出力する。マルチ
プレクサ412は旧ページアドレス407と新ページアドレス
406とを受け、RAS/CAS信号に応じて新ページア
ドレス又は旧ページアドレスをメモリアドレス信号414
aとして出力する。なお、図4において、408はページ
アドレスラッチ回路、418はデコーダ、422はREADY
信号発生回路を示している。
8号公報に提案されるメモリ装置において、メモリ系
は、命令用ダイナミックメモリシステム403a、メモリ
アクセス装置402aを含む系と、データ用ダイナミック
メモリシステム403b、メモリアクセス装置402bを含む
系の2つの系に分割されており、各系にはプロセッサ40
1からデータバス404を介してデータが、アドレスバス40
5を介してアドレスが、クロック線427を介してクロック
信号が供給される。そして、各ページ単位のDRAM群
をページ間でアクセス干渉の起こりにくいプログラム
(命令)やデータの集合を1つのグループとして2つの
グループに分け、各グループのDRAMをページアクセ
スに応答するメモリシステム403a、403bで構成してい
る。なお、ページアクセスとは、周知の如く、ロウアド
レスに与えるページを固定して同一ページ内のデータを
カラムアドレスに与えるアドレス情報を変更するだけ
で、高速にアクセスするようにしたものである。ページ
アドレス比較回路410は、新ページアドレス406と旧ペー
ジアドレス407を比較し、両者が一致の時は比較結果信
号411をRAS/CAS発生回路413に出力する。マルチ
プレクサ412は旧ページアドレス407と新ページアドレス
406とを受け、RAS/CAS信号に応じて新ページア
ドレス又は旧ページアドレスをメモリアドレス信号414
aとして出力する。なお、図4において、408はページ
アドレスラッチ回路、418はデコーダ、422はREADY
信号発生回路を示している。
【0007】このように、前記特開平4−276379
号公報及び特開平2−29988号公報ではファースト
ページモードDRAMが用いられている。
号公報及び特開平2−29988号公報ではファースト
ページモードDRAMが用いられている。
【0008】ところで、DRAMは、内部セルが2次元
のマトリクス構造に配置されており、通常、X座標、Y
座標を指定することにより1つのセルを選択するように
構成されている。そして、このX座標がロウ(ROW)ア
ドレスに該当し、Y座標がカラム(COLUMN)アドレスに
該当する。
のマトリクス構造に配置されており、通常、X座標、Y
座標を指定することにより1つのセルを選択するように
構成されている。そして、このX座標がロウ(ROW)ア
ドレスに該当し、Y座標がカラム(COLUMN)アドレスに
該当する。
【0009】このDRAMをアクセスする際には、CP
Uから出力されたアドレス信号を2つに分割して、ロウ
アドレス及びカラムアドレスとして2回連続してDRA
Mに与えることが必要とされる。
Uから出力されたアドレス信号を2つに分割して、ロウ
アドレス及びカラムアドレスとして2回連続してDRA
Mに与えることが必要とされる。
【0010】そして、ファーストページモード方式のD
RAMにおいては、1回目に入力されたロウアドレスを
DRAM自身が一時記憶するように構成されており、2
回目のCPUからのメモリアクセスが同一のロウアドレ
スならばDRAMへのロウアドレス入力を省略し、カラ
ムアドレスを入力するのみでメモリアクセスが行なえ
る。
RAMにおいては、1回目に入力されたロウアドレスを
DRAM自身が一時記憶するように構成されており、2
回目のCPUからのメモリアクセスが同一のロウアドレ
スならばDRAMへのロウアドレス入力を省略し、カラ
ムアドレスを入力するのみでメモリアクセスが行なえ
る。
【0011】さらに、メモリを複数のバンクに分け各バ
ンクでロウアドレスの比較を行なうようにして、CPU
からメモリへのアクセスがなるべく同一のロウアドレス
となるよう(即ちヒット率を向上させる)手段を講じた
ものが、前記特開平2−29988号公報に提案される
方式である。
ンクでロウアドレスの比較を行なうようにして、CPU
からメモリへのアクセスがなるべく同一のロウアドレス
となるよう(即ちヒット率を向上させる)手段を講じた
ものが、前記特開平2−29988号公報に提案される
方式である。
【0012】
【発明が解決しようとする課題】しかしながら、上記従
来技術は下記の問題点を有している。
来技術は下記の問題点を有している。
【0013】第1の問題点は、上記特開平2−2998
8号公報においては、メモリを複数のバンクに分けた場
合、それぞれのバンクに対して、RAS(ロウアドレス
ストローブ)、CAS(カラムアドレスストローブ)信
号を制御するメモリアクセス制御装置(図4の402a、4
02b等)が必要とされており、回路規模が増大すると共
に、回路が複雑化するということである。
8号公報においては、メモリを複数のバンクに分けた場
合、それぞれのバンクに対して、RAS(ロウアドレス
ストローブ)、CAS(カラムアドレスストローブ)信
号を制御するメモリアクセス制御装置(図4の402a、4
02b等)が必要とされており、回路規模が増大すると共
に、回路が複雑化するということである。
【0014】これは、複数のバンクに分け、各バンクを
独立して動作させるために、各バンク毎にRAS、CA
Sを制御するメモリアクセス制御装置が必要となること
による。
独立して動作させるために、各バンク毎にRAS、CA
Sを制御するメモリアクセス制御装置が必要となること
による。
【0015】第2の問題点は、各バンクから読出された
データを選択して中央処理装置に渡すためのセレクタが
必要とされることである。
データを選択して中央処理装置に渡すためのセレクタが
必要とされることである。
【0016】従って、本発明は、前記従来技術の問題点
に鑑みて為されたものであって、メモリを複数バンクに
分けた構成を採用した場合においても、RAS、及びC
AS等のメモリアクセス制御回路を1系統とし、回路構
成の簡易化、複数バンク構成によるメモリアクセス性能
の向上を達成するメモリアクセス制御装置を提供するこ
とを目的とする。
に鑑みて為されたものであって、メモリを複数バンクに
分けた構成を採用した場合においても、RAS、及びC
AS等のメモリアクセス制御回路を1系統とし、回路構
成の簡易化、複数バンク構成によるメモリアクセス性能
の向上を達成するメモリアクセス制御装置を提供するこ
とを目的とする。
【0017】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のバンクに分割され各バンクがDR
AM群を含んでなるメモリシステムのアクセス制御装置
において、前記各バンクに対してチップセレクト信号を
それぞれ供給すると共に、RAS信号、及びCAS信号
については全バンクに対して共通ラインにて供給する制
御手段を備え、前記各バンクに、前記チップセレクト信
号がアクティブの時に前記RAS信号及びCAS信号を
ラッチ出力するフリップフロップを備え、前記各バンク
の前記フリップフロップにラッチされた前記RAS信号
及びCAS信号が前記バンク内のDRAM群に供給さ
れ、入力されたメモリアクセスアドレスから該アドレス
が属するバンクを検出する手段と、前記バンク毎に直前
のアクセスのロウアドレスと今回のアクセスのロウアド
レスとを比較する比較手段と、を備え、前記比較手段が
前記アドレスが属するバンクについてページヒットを検
出した際に、前記制御手段が、前記バンクに対する前記
チップセレクト信号をアクティブとすると共に、前記C
AS信号を制御してカラムアドレス入力サイクルを行う
ことを特徴とするメモリアクセス制御装置を提供する。
め、本発明は、複数のバンクに分割され各バンクがDR
AM群を含んでなるメモリシステムのアクセス制御装置
において、前記各バンクに対してチップセレクト信号を
それぞれ供給すると共に、RAS信号、及びCAS信号
については全バンクに対して共通ラインにて供給する制
御手段を備え、前記各バンクに、前記チップセレクト信
号がアクティブの時に前記RAS信号及びCAS信号を
ラッチ出力するフリップフロップを備え、前記各バンク
の前記フリップフロップにラッチされた前記RAS信号
及びCAS信号が前記バンク内のDRAM群に供給さ
れ、入力されたメモリアクセスアドレスから該アドレス
が属するバンクを検出する手段と、前記バンク毎に直前
のアクセスのロウアドレスと今回のアクセスのロウアド
レスとを比較する比較手段と、を備え、前記比較手段が
前記アドレスが属するバンクについてページヒットを検
出した際に、前記制御手段が、前記バンクに対する前記
チップセレクト信号をアクティブとすると共に、前記C
AS信号を制御してカラムアドレス入力サイクルを行う
ことを特徴とするメモリアクセス制御装置を提供する。
【0018】本発明においては、前記フリップフロップ
が、対応するバンクに対して前記チップセレクト信号が
再びアクティブとされる時点まで先の前記RAS信号及
び前記CAS信号の状態を記憶保持することを特徴とす
る。
が、対応するバンクに対して前記チップセレクト信号が
再びアクティブとされる時点まで先の前記RAS信号及
び前記CAS信号の状態を記憶保持することを特徴とす
る。
【0019】
【作用】本発明に係るメモリアクセス制御装置は、メモ
リアクセス要求及びメモリアドレスを受取ると、まずメ
モリアドレスがどのバンクに属するかを調べる。その
際、バンクヒット信号0〜nのいずれか1つがアクティ
ブとされる。
リアクセス要求及びメモリアドレスを受取ると、まずメ
モリアドレスがどのバンクに属するかを調べる。その
際、バンクヒット信号0〜nのいずれか1つがアクティ
ブとされる。
【0020】次に、各バンクに1個づつ用意される、直
前のロウアドレスを記憶するためのレジスタの値と、メ
モリアドレスの一部フィールドから抽出されてなる今回
のロウアドレスと、を比較し、一致していればページヒ
ット信号をアクティブとする。
前のロウアドレスを記憶するためのレジスタの値と、メ
モリアドレスの一部フィールドから抽出されてなる今回
のロウアドレスと、を比較し、一致していればページヒ
ット信号をアクティブとする。
【0021】続いて、(1)バンクヒット信号及びペー
ジヒット信号が共にアクティブの場合、メモリアドレス
の一部フィールドから抽出されてなるカラムアドレスと
CAS(カラムアドレスストローブ)信号のみをアクテ
ィブにして、当該バンクに対応するCS(チップセレク
ト)信号をアクティブとする。
ジヒット信号が共にアクティブの場合、メモリアドレス
の一部フィールドから抽出されてなるカラムアドレスと
CAS(カラムアドレスストローブ)信号のみをアクテ
ィブにして、当該バンクに対応するCS(チップセレク
ト)信号をアクティブとする。
【0022】一方、(2)バンクヒット信号がアクティ
ブで、且つページヒット信号がインアクティブの場合、
まずRAS(ロウアドレスストローブ)信号をインアク
ティブにして、当該バンクに対応するCS(チップセレ
クト)信号をアクティブとする。次に、メモリアドレス
の一部フィールドからロウアドレスを抽出してRASを
アクティブとして当該バンクに対応するCS(チップセ
レクト)信号をアクティブにする。さらに、メモリアド
レスの一部フィールドからカラムアドレスを抽出してC
AS信号をアクティブとし、RAS信号をインアクティ
ブとして、当該バンクに対応するCS(チップセレク
ト)信号をアクティブとする。
ブで、且つページヒット信号がインアクティブの場合、
まずRAS(ロウアドレスストローブ)信号をインアク
ティブにして、当該バンクに対応するCS(チップセレ
クト)信号をアクティブとする。次に、メモリアドレス
の一部フィールドからロウアドレスを抽出してRASを
アクティブとして当該バンクに対応するCS(チップセ
レクト)信号をアクティブにする。さらに、メモリアド
レスの一部フィールドからカラムアドレスを抽出してC
AS信号をアクティブとし、RAS信号をインアクティ
ブとして、当該バンクに対応するCS(チップセレク
ト)信号をアクティブとする。
【0023】このようにして、メモリを複数バンクに分
け、各バンクでファーストページモードアクセスを行な
うことにより、メモリアクセス性能を向上させる。
け、各バンクでファーストページモードアクセスを行な
うことにより、メモリアクセス性能を向上させる。
【0024】また、本発明によれば、メモリアクセス制
御回路を1つに統一したことにより回路構成の簡易化を
実現している。
御回路を1つに統一したことにより回路構成の簡易化を
実現している。
【0025】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【0026】図1は、本発明の一実施形態の構成を示す
図である。また、図2は、本発明の一実施形態の動作を
説明するためのタイミング図である。
図である。また、図2は、本発明の一実施形態の動作を
説明するためのタイミング図である。
【0027】図1を参照して、本実施形態に係るメモリ
装置は、バンク0(101)からバンクn(102)までの複
数(=n個)のバンクに分割されて構成されている。そ
して、各バンク0〜nに対応して、それぞれ2ビットの
フリップフロップ(103〜104)が備えられている。
装置は、バンク0(101)からバンクn(102)までの複
数(=n個)のバンクに分割されて構成されている。そ
して、各バンク0〜nに対応して、それぞれ2ビットの
フリップフロップ(103〜104)が備えられている。
【0028】各フリップフロップ(103〜104)の2ビッ
トのデータ端子(D端子)には、RAS・CAS制御回
路(105)から出力されるRAS信号(106)、及びCA
S信号(107)が接続され、ゲート端子(G端子)に
は、RAS・CAS制御回路(105)から、各バンク毎
に対応して出力されるチップセレクト信号(1バンクに
1本)CS0〜CSnがそれぞれ接続されている。
トのデータ端子(D端子)には、RAS・CAS制御回
路(105)から出力されるRAS信号(106)、及びCA
S信号(107)が接続され、ゲート端子(G端子)に
は、RAS・CAS制御回路(105)から、各バンク毎
に対応して出力されるチップセレクト信号(1バンクに
1本)CS0〜CSnがそれぞれ接続されている。
【0029】各バンクのDRAM(122〜123)に与える
アドレス(108)にはセレクタ(109)により選択された
ロウアドレス(110)又はカラムアドレス(111)が、全
バンク0〜nの全DRAMに接続されている。
アドレス(108)にはセレクタ(109)により選択された
ロウアドレス(110)又はカラムアドレス(111)が、全
バンク0〜nの全DRAMに接続されている。
【0030】各バンク0〜nのDRAMへの書込みデー
タ又はDRAMからの読出しデータ(112)は、共通の
データバス(113)を介して全バンク0〜n(101〜10
2)のDRAMに接続される。
タ又はDRAMからの読出しデータ(112)は、共通の
データバス(113)を介して全バンク0〜n(101〜10
2)のDRAMに接続される。
【0031】一方、各バンク0〜nには、当該バンクの
領域の先頭アドレスを記憶するレジスタとしてバンク0
ベースアドレスレジスタ(114)〜バンクnベースアド
レスレジスタ(115)を備えると共に、これに付随する
比較器(116〜117)をそれぞれ備え、また各バンク毎
に、直前のロウアドレスを記憶するレジスタとしてバン
ク0直前ロウアドレスレジスタ(118)〜バンクn直前
ロウアドレスレジスタ(119)を備えると共に、これに
付随する比較器(120〜121)をそれぞれ備える。
領域の先頭アドレスを記憶するレジスタとしてバンク0
ベースアドレスレジスタ(114)〜バンクnベースアド
レスレジスタ(115)を備えると共に、これに付随する
比較器(116〜117)をそれぞれ備え、また各バンク毎
に、直前のロウアドレスを記憶するレジスタとしてバン
ク0直前ロウアドレスレジスタ(118)〜バンクn直前
ロウアドレスレジスタ(119)を備えると共に、これに
付随する比較器(120〜121)をそれぞれ備える。
【0032】比較器(120〜121)は、直前ロウアドレス
と今回のロウアドレスとを比較し、両者が一致していれ
ばページヒット信号(バンクiページヒット信号、i=
0〜n)をアクティブとする。
と今回のロウアドレスとを比較し、両者が一致していれ
ばページヒット信号(バンクiページヒット信号、i=
0〜n)をアクティブとする。
【0033】図1に示した本発明の実施形態の動作を図
2のタイミング図に示す順序に従いより詳細に説明す
る。
2のタイミング図に示す順序に従いより詳細に説明す
る。
【0034】図2において、サイクルT1〜T6まで
は、中央処理装置(不図示)より受取ったアドレス(メ
モリアクセスアドレス)がバンクnに属し、且つ直前の
アクセスと同一ロウアドレスであるものとする。そし
て、サイクルT7〜T14は、受取ったアドレスがバンク
nに属し、且つ直前のアクセスとは異なるロウアドレス
である場合を示している。
は、中央処理装置(不図示)より受取ったアドレス(メ
モリアクセスアドレス)がバンクnに属し、且つ直前の
アクセスと同一ロウアドレスであるものとする。そし
て、サイクルT7〜T14は、受取ったアドレスがバンク
nに属し、且つ直前のアクセスとは異なるロウアドレス
である場合を示している。
【0035】サイクルT1において、不図示の中央処理
装置よりのアドレスストローブ信号ADS ̄(記号 ̄は
Lowレベルでアクティブを示す)がアクティブになるこ
とにより、中央処理装置からのメモリアクセスアドレス
を受取る。
装置よりのアドレスストローブ信号ADS ̄(記号 ̄は
Lowレベルでアクティブを示す)がアクティブになるこ
とにより、中央処理装置からのメモリアクセスアドレス
を受取る。
【0036】サイクルT2では、受取ったアドレスがど
のバンクに属するかを決定するために比較器(116〜11
7)にて、受け取ったアドレスとベースアドレスとの一
致を判定し、一致するバンクのバンクヒット信号がアク
ティブとなる(図2ではバンクnがヒットしている)。
同時に、受取ったメモリアクセスアドレスの一部フィー
ルドを抜出してロウアドレスとして、各バンクの直前ア
クセスのロウアドレスと一致するかを比較器(120〜12
1)で判定する(図2ではバンクnのページヒット信号
がアクティブとされている)。
のバンクに属するかを決定するために比較器(116〜11
7)にて、受け取ったアドレスとベースアドレスとの一
致を判定し、一致するバンクのバンクヒット信号がアク
ティブとなる(図2ではバンクnがヒットしている)。
同時に、受取ったメモリアクセスアドレスの一部フィー
ルドを抜出してロウアドレスとして、各バンクの直前ア
クセスのロウアドレスと一致するかを比較器(120〜12
1)で判定する(図2ではバンクnのページヒット信号
がアクティブとされている)。
【0037】サイクルT3では、メモリアクセスアドレ
スがバンクnに属し、当該バンクがページヒット(直前
のロウアドレスと今回のロウアドレスが同一)が判定さ
れたことにより、ロウアドレスをバンクnのDRAM
(123)に入力させることが省略できる。
スがバンクnに属し、当該バンクがページヒット(直前
のロウアドレスと今回のロウアドレスが同一)が判定さ
れたことにより、ロウアドレスをバンクnのDRAM
(123)に入力させることが省略できる。
【0038】このため、RAS・CAS制御回路(10
5)は、RAS信号を制御せずに、CAS信号の制御を
開始する。従って、サイクルT3及びT4では、カラム
アドレスを出力し、サイクルT3でCAS信号(107)
をインアクティブに、T4でアクティブに、T5で再度
インアクティブにする。
5)は、RAS信号を制御せずに、CAS信号の制御を
開始する。従って、サイクルT3及びT4では、カラム
アドレスを出力し、サイクルT3でCAS信号(107)
をインアクティブに、T4でアクティブに、T5で再度
インアクティブにする。
【0039】サイクルT3からT5の期間では、バンク
nのチップセレクト信号CSnがアクティブとされてお
り、この期間、RAS信号(106)、CAS信号(107)
はフリップフロップ(104)を通過してバンクn(102)
のDRAM(123)に伝達される。
nのチップセレクト信号CSnがアクティブとされてお
り、この期間、RAS信号(106)、CAS信号(107)
はフリップフロップ(104)を通過してバンクn(102)
のDRAM(123)に伝達される。
【0040】そして、サイクルT6では、DRAMアク
セスサイクルが終了したので、当該バンクnに対するチ
ップセレクト信号CSnをインアクティブとする。この
ときフリップフロップ(104)は、RAS信号及びCA
S信号の状態を保持し、次にチップセレクト信号CSn
がアクティブになるまで記憶保持する。
セスサイクルが終了したので、当該バンクnに対するチ
ップセレクト信号CSnをインアクティブとする。この
ときフリップフロップ(104)は、RAS信号及びCA
S信号の状態を保持し、次にチップセレクト信号CSn
がアクティブになるまで記憶保持する。
【0041】一方、受取ったアドレスがバンクnに属
し、且つ直前のアクセスとは異なるロウアドレスである
場合、サイクルT7において、不図示の中央処理装置か
ら送出されたアドレスストローブ信号ADS ̄がアクテ
ィブとなることにより中央処理装置からのメモリアドレ
スを受取る。
し、且つ直前のアクセスとは異なるロウアドレスである
場合、サイクルT7において、不図示の中央処理装置か
ら送出されたアドレスストローブ信号ADS ̄がアクテ
ィブとなることにより中央処理装置からのメモリアドレ
スを受取る。
【0042】サイクルT8では、受取ったアドレスがど
のバンクに属するかを決定するために比較器(116〜11
7)にて、受け取ったアドレスとベースアドレスとの一
致を判定し、両者が一致したバンクのバンクヒット信号
がアクティブとなる(図2ではバンクnがヒットしてい
る)。同時に、受取ったメモリアクセスアドレスの一部
フィールドを抜出してロウアドレスとして、各バンクの
直前アクセスのロウアドレスと一致するかを比較器(12
0〜121)にて比較し、一致していなければ、ページヒッ
ト信号はインアクティブのままとされる(図2では、ペ
ージnヒット信号はインアクティブとされたままであ
る)。
のバンクに属するかを決定するために比較器(116〜11
7)にて、受け取ったアドレスとベースアドレスとの一
致を判定し、両者が一致したバンクのバンクヒット信号
がアクティブとなる(図2ではバンクnがヒットしてい
る)。同時に、受取ったメモリアクセスアドレスの一部
フィールドを抜出してロウアドレスとして、各バンクの
直前アクセスのロウアドレスと一致するかを比較器(12
0〜121)にて比較し、一致していなければ、ページヒッ
ト信号はインアクティブのままとされる(図2では、ペ
ージnヒット信号はインアクティブとされたままであ
る)。
【0043】サイクルT9では、ページミス(すなわち
ページnヒット信号がインアクティブ)の発生に基づ
き、ロウアドレスをバンクn(102)のDRAM(123)
に入力するサイクルを省略せずに開始しなければならな
い。
ページnヒット信号がインアクティブ)の発生に基づ
き、ロウアドレスをバンクn(102)のDRAM(123)
に入力するサイクルを省略せずに開始しなければならな
い。
【0044】従って、サイクルT9、T11では、RAS
信号をインアクティブ(Lowレベル)とし、DRAM
(123)にプリチャージ(不図示のビット線のプリチャ
ージ)を指示する。
信号をインアクティブ(Lowレベル)とし、DRAM
(123)にプリチャージ(不図示のビット線のプリチャ
ージ)を指示する。
【0045】そして、メモリアクセス制御装置は、サイ
クルT10及びT11でロウアドレスを出力する。すなわ
ち、サイクルT11では、RAS・CAS制御回路(10
5)は、RAS信号をアクティブ(Highレベル)とし、
バンクnのDRAM(123)に対してロウアドレスの受
取りを指示する。
クルT10及びT11でロウアドレスを出力する。すなわ
ち、サイクルT11では、RAS・CAS制御回路(10
5)は、RAS信号をアクティブ(Highレベル)とし、
バンクnのDRAM(123)に対してロウアドレスの受
取りを指示する。
【0046】サイクルT12ではカラムアドレスを出力
し、またRAS・CAS制御回路(105)はCAS信号
をアクティブ(Highレベル)とし、DRAM(123)に
カラムアドレスの受取りを指示する。
し、またRAS・CAS制御回路(105)はCAS信号
をアクティブ(Highレベル)とし、DRAM(123)に
カラムアドレスの受取りを指示する。
【0047】サイクルT9〜T13の期間では、バンクn
のチップセレクト信号CSnがアクティブとされてお
り、この期間、RAS、CAS信号はフリップフロップ
(104)を通過して、バンクnのDRAM(123)に伝達
される。
のチップセレクト信号CSnがアクティブとされてお
り、この期間、RAS、CAS信号はフリップフロップ
(104)を通過して、バンクnのDRAM(123)に伝達
される。
【0048】サイクルT14では、DRAMのアクセスサ
イクルが終了したので、当該バンクに対するチップセレ
クト信号(図2ではバンクnに対するチップセレクト信
号CSn)をインアクティブとする。このとき、バンク
n(102)に対応して設けられたフリップフロップ(10
4)は、RAS信号、及びCAS信号の状態を保持し、
次にチップセレクト信号CSnがアクティブとなるま
で、これらの信号の状態を記憶保持する。
イクルが終了したので、当該バンクに対するチップセレ
クト信号(図2ではバンクnに対するチップセレクト信
号CSn)をインアクティブとする。このとき、バンク
n(102)に対応して設けられたフリップフロップ(10
4)は、RAS信号、及びCAS信号の状態を保持し、
次にチップセレクト信号CSnがアクティブとなるま
で、これらの信号の状態を記憶保持する。
【0049】なお、フロップフロップ(103〜104)は、
複数のメモリ素子からなるDRAM(122〜123)を駆動
するためのドライババッファを兼ねており、RAS・C
AS制御回路(105)から伝達されたRAS信号(106)
及びCAS信号(107)のドライブ能力を増加して、D
RAM(122〜123)に伝える。
複数のメモリ素子からなるDRAM(122〜123)を駆動
するためのドライババッファを兼ねており、RAS・C
AS制御回路(105)から伝達されたRAS信号(106)
及びCAS信号(107)のドライブ能力を増加して、D
RAM(122〜123)に伝える。
【0050】図3は、本発明の別の実施形態の構成を示
す図である。図3を参照して、本実施形態は、図1を参
照して説明した前記第1の実施形態の変形例である。以
下では、本実施形態について、前記第1の実施形態との
相違点のみを説明する。
す図である。図3を参照して、本実施形態は、図1を参
照して説明した前記第1の実施形態の変形例である。以
下では、本実施形態について、前記第1の実施形態との
相違点のみを説明する。
【0051】図1に示した前記第1の実施形態において
は、RAS・CAS制御回路(105)から各バンク0〜
nに対してそれぞれ1本のチップセレクト信号(CS0
〜CSn)を出力しているが、このような構成において
は、回路を半導体チップ上に集積化してLSIで構成し
た場合、LSIパッケージのピンネック(ピン数の増
大)となることが想定される。
は、RAS・CAS制御回路(105)から各バンク0〜
nに対してそれぞれ1本のチップセレクト信号(CS0
〜CSn)を出力しているが、このような構成において
は、回路を半導体チップ上に集積化してLSIで構成し
た場合、LSIパッケージのピンネック(ピン数の増
大)となることが想定される。
【0052】このため、本実施形態においては、RAS
・CAS制御回路(301)が、チップセレクト信号(C
S0〜CSn)をエンコードして出力するようにしたも
のである。
・CAS制御回路(301)が、チップセレクト信号(C
S0〜CSn)をエンコードして出力するようにしたも
のである。
【0053】図3を参照して、RAS・CAS制御回路
(301)はチップセレクト信号をエンコードした信号C
Sx(302)、及びCSx信号(302)が有効であること
を示すチップセレクトイネーブル信号CSEN ̄(30
4)を出力する。
(301)はチップセレクト信号をエンコードした信号C
Sx(302)、及びCSx信号(302)が有効であること
を示すチップセレクトイネーブル信号CSEN ̄(30
4)を出力する。
【0054】CSx信号(302)はデコーダ(303)のデ
ータ入力端子に接続され、チップセレクトイネーブル信
号CSEN ̄(304)はデコーダ(303)のデータイネー
ブル端子に接続される。
ータ入力端子に接続され、チップセレクトイネーブル信
号CSEN ̄(304)はデコーダ(303)のデータイネー
ブル端子に接続される。
【0055】デコーダの出力信号CS0〜CSn(305
〜306)は各バンクのF/F(307〜308)のゲート端子
に接続される。
〜306)は各バンクのF/F(307〜308)のゲート端子
に接続される。
【0056】このような構成としたことにより、本発明
の第1の実施形態と同じ機能性能を保ちつつ、RAS・
CAS制御回路(301)の端子を削減することができ、
LSIへの集積化を容易にすることができる。
の第1の実施形態と同じ機能性能を保ちつつ、RAS・
CAS制御回路(301)の端子を削減することができ、
LSIへの集積化を容易にすることができる。
【0057】上記実施形態で説明したDRAMはファー
ストページモード又はEDO(Extended Data Out)モ
ードを備えたDRAMに好適に適用される。
ストページモード又はEDO(Extended Data Out)モ
ードを備えたDRAMに好適に適用される。
【0058】
【発明の効果】以上説明したように、本発明によれば、
メモリを複数バンクに分け、各バンクでページヒットを
検出してファーストページモードアクセスを行なうよう
にしたことにより、メモリアクセス性能を向上すること
を可能とする。
メモリを複数バンクに分け、各バンクでページヒットを
検出してファーストページモードアクセスを行なうよう
にしたことにより、メモリアクセス性能を向上すること
を可能とする。
【0059】また、本発明によれば、1つのRAS・C
AS制御回路により、全バンク分のメモリアクセスの制
御を行なうように構成したことにより、回路の簡易化を
達成し、LSIへの集積化等を容易化する。
AS制御回路により、全バンク分のメモリアクセスの制
御を行なうように構成したことにより、回路の簡易化を
達成し、LSIへの集積化等を容易化する。
【図1】本発明の一実施形態の構成を示す図である。
【図2】本発明の一実施形態の動作を説明するためのタ
イミング図である。
イミング図である。
【図3】本発明の別の実施形態の構成を示す図である。
【図4】従来技術の構成を示す図である。
【図5】別の従来技術の構成を示す図である。
101 バンク0 102 バンクn 103、104、307、308 2ビットフリップフロップ(F/
F) 105、301 RAS・CAS制御回路 106 RAS信号 107 CAS信号 108 アドレス 109 セレクタ 110 ロウアドレス 111 カラムアドレス 112 読出しデータ 113 データバス 114 バンク0ベースアドレスレジスタ 115 バンクnベースアドレスレジスタ 116〜117 比較器 118 バンク0直前ロウアドレスレジスタ 119 バンクn直前ロウアドレスレジスタ 120〜121 比較器 122〜123 DRAM 303 デコーダ 304 CSEN ̄(チップセレクトイネーブル)信号
F) 105、301 RAS・CAS制御回路 106 RAS信号 107 CAS信号 108 アドレス 109 セレクタ 110 ロウアドレス 111 カラムアドレス 112 読出しデータ 113 データバス 114 バンク0ベースアドレスレジスタ 115 バンクnベースアドレスレジスタ 116〜117 比較器 118 バンク0直前ロウアドレスレジスタ 119 バンクn直前ロウアドレスレジスタ 120〜121 比較器 122〜123 DRAM 303 デコーダ 304 CSEN ̄(チップセレクトイネーブル)信号
Claims (5)
- 【請求項1】複数のバンクに分割され各バンクがDRA
M群を含んでなるメモリシステムのアクセス制御装置に
おいて、 前記各バンクに対してチップセレクト信号をそれぞれ供
給すると共に、RAS信号、及びCAS信号については
全バンクに対して共通ラインにて供給する制御手段を備
え、 前記各バンクに、前記チップセレクト信号がアクティブ
の時に前記RAS信号及びCAS信号をラッチ出力する
フリップフロップを備え、前記各バンクの前記フリップ
フロップにラッチされた前記RAS信号及びCAS信号
が前記バンク内のDRAM群に供給され、 入力されたメモリアクセスアドレスから該アドレスが属
するバンクを検出する手段と、 前記バンク毎に直前のアクセスのロウアドレスと今回の
アクセスのロウアドレスとを比較する比較手段と、を備
え、 前記比較手段が前記アドレスが属するバンクについてペ
ージヒットを検出した際に、前記制御手段が、前記バン
クに対する前記チップセレクト信号をアクティブとする
と共に、前記CAS信号を制御してカラムアドレス入力
サイクルを行うことを特徴とするメモリアクセス制御装
置。 - 【請求項2】前記フリップフロップが、対応するバンク
に対して前記チップセレクト信号が再びアクティブとさ
れる時点まで先の前記RAS信号及び前記CAS信号の
状態を記憶保持することを特徴とする請求項1記載のメ
モリアクセス制御装置。 - 【請求項3】前記制御手段が、前記RAS及びCAS信
号を符号化(エンコード)して出力し、デコーダ回路を
介して前記複数のバンクに対して前記チップセレクト信
号をそれぞれ供給することを特徴とする請求項1記載の
メモリアクセス制御装置。 - 【請求項4】前記比較手段がページミスを出力した場
合、前記制御手段が、まず前記RAS信号を制御してロ
ウアドレス入力サイクルを行い、続いてカラムアドレス
入力サイクルを行うことを特徴とする請求項1記載のメ
モリアクセス制御装置。 - 【請求項5】少なくともページモードを備えたDRAM
を複数のバンクに分割し、 各バンクのDRAM群をそれぞれ1本のRAS信号、及
びCAS信号でアクセス制御し、 前記各バンクに対応してチップセレクト信号を出力し、
前記RAS信号及びCAS信号は全バンクに対して共通
に出力するRAS・CAS制御回路を備え、 データ入力端子に前記RAS・CAS制御回路からの前
記RAS信号及び前記CAS信号を接続し、ゲート端子
に前記RAS・CAS制御回路からの当該バンクに対応
する前記チップセレクト信号を接続してなる2ビットフ
リップフロップを前記各バンク毎に備え、 前記RAS・CAS制御回路は、メモリアクセスアドレ
スを受取ると該アドレスが属するバンクを決定し、対応
するバンクのチップセレクト信号をアクティブとし、 さらにバンクの直前のロウアドレスと前記メモリアクセ
スアドレスの一部フィールドから取出したロウアドレス
とを比較し、一致していれば前記CAS信号をアクティ
ブとして、カラムアドレス入力サイクルを行い、 不一致であれば前記RAS信号をインアクティブにした
後再びアクティブとしてロウアドレス入力サイクル及び
カラムアドレス入力サイクルを行い、 さらに前記ロウアドレス入力サイクル及び前記カラムア
ドレス入力サイクルにおける前記RAS信号及びCAS
信号は前記バンクに対応する前記チップセレクト信号に
より前記フリップフロップを通過して、前記DRAM群
に到達せしめ、 前記チップセレクト信号により選択されなかった前記バ
ンクのフリップフロップは前記チップセレクト信号がア
クティブとされた時の状態を記憶することを特徴とする
メモリアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7353624A JPH09185883A (ja) | 1995-12-28 | 1995-12-28 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7353624A JPH09185883A (ja) | 1995-12-28 | 1995-12-28 | メモリアクセス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09185883A true JPH09185883A (ja) | 1997-07-15 |
Family
ID=18432108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7353624A Pending JPH09185883A (ja) | 1995-12-28 | 1995-12-28 | メモリアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09185883A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6301187B1 (en) | 1998-04-28 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device permitting reduction in ratio of area occupied by control circuit in chip area |
US8514650B2 (en) | 2010-07-07 | 2013-08-20 | Hynix Semiconductor Inc. | Semiconductor memory device |
-
1995
- 1995-12-28 JP JP7353624A patent/JPH09185883A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6301187B1 (en) | 1998-04-28 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device permitting reduction in ratio of area occupied by control circuit in chip area |
US8514650B2 (en) | 2010-07-07 | 2013-08-20 | Hynix Semiconductor Inc. | Semiconductor memory device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |