JPH0589663A - 半導体記憶装置およびその出力制御方法 - Google Patents

半導体記憶装置およびその出力制御方法

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JPH0589663A
JPH0589663A JP3249552A JP24955291A JPH0589663A JP H0589663 A JPH0589663 A JP H0589663A JP 3249552 A JP3249552 A JP 3249552A JP 24955291 A JP24955291 A JP 24955291A JP H0589663 A JPH0589663 A JP H0589663A
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JP3249552A
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Koichi Nagase
功一 長瀬
Akio Nakayama
明男 中山
Tetsuya Aono
哲哉 青野
Yutaka Ikeda
豊 池田
Yoshinori Mizutani
良則 水谷
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 この発明の目的は、データの転送レートが向
上された半導体記憶装置を提供することである。 【構成】 ダイナミックＲＡＭ１００に与えられる上位
コラムアドレスストローブ信号／ＣＡＳU および下位コ
ラムアドレスストローブ信号／ＣＡＳL は、互いに１８
０°位相がずれている。メモリセルアレイ１０５から
は、同時にｎビットのデータが読出される。メモリセル
アレイ１０５から読出されたデータは、２つのビットグ
ループに分割されて、上位ＩＯバッファ１０７および下
位ＩＯバッファ１０８に与えられる。上位ＩＯバッファ
１０７および下位ＩＯバッファ１０８は、上位コラムア
ドレスストローブ信号／ＣＡＳU および下位コラムアド
レスストローブ信号／ＣＡＳL に応答して、上位ビット
グループおよび下位ビットグループを順番にラッチして
データ転送バス２へ出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその出力制御方法に関し、より特定的にはメモリセル
アレイから同時に複数ビットのデータを読出し可能な半
導体記憶装置およびその出力制御方法に関する。
【０００２】
【従来の技術】従来、たとえばダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）のような半導体
記憶装置を異なるビット幅のデータ転送バスにつなぐ場
合、半導体記憶装置に対するデータの入出力をいかに制
御するかが問題となる。
【０００３】図３は、異なるビット幅のデータ転送バス
に接続された従来のＤＲＡＭを示すブロック図である。
図において、ＤＲＡＭ１のビット幅は、ｎビット（ｎは
２以上の整数）に選ばれている。すなわち、ＤＲＡＭ１
は、同時にｎビットのデータを読書きすることができ
る。一方、ＤＲＡＭ１に接続されるデータ転送バス２
は、そのビット幅がｍビット（ｍ＝ｎ／２）に選ばれて
いる。ＤＲＡＭ１のｎビットの出力は、上位ｍビットの
上位ビットグループＢＧU と下位ｍビットの下位ビット
グループＢＧL とに分割され、それぞれのビットグルー
プがデータ転送バス２に接続される。ＤＲＡＭ１には、
入力端子３を介してロウアドレスストローブ信号／ＲＡ
Ｓが与えられ、入力端子４を介して上位コラムアドレス
ストローブ信号／ＣＡＳU が与えられ、入力端子５を介
して下位コラムアドレスストローブ信号／ＣＡＳL が与
えられる。また、ＤＲＡＭ１には、入力端子６１〜６ｋ
を介してアドレスデータが与えられる。
【０００４】図３に示すＤＲＡＭ１は、上位コラムアド
レスストローブ信号／ＣＡＳU に応答して上位ビットグ
ループＢＧU の出力制御を行ない、下位コラムアドレス
ストローブ信号／ＣＡＳL に応答して下位ビットグルー
プＢＧL の出力制御を行なう。
【０００５】図４は、図３に示すＤＲＡＭに同相の上位
コラムアドレスストローブ信号／ＣＡＳU および下位コ
ラムアドレスストローブ信号／ＣＡＳL を与えた場合の
動作を示すタイミングチャートである。図示のごとく、
上位コラムアドレスストローブ信号／ＣＡＳU と下位コ
ラムアドレスストローブ信号／ＣＡＳL とが同相である
と、上位ビットグループＢＧU の出力と下位とグループ
ＢＧL の出力とがデータ転送バス２上において衝突す
る。
【０００６】そこで、従来では、上位コラムアドレスス
トローブ信号／ＣＡＳU および下位コラムアドレススト
ローブ信号／ＣＡＳL のいずれか一方を活性化し、いず
れか他方を非活性にすることにより、データの衝突を防
いでいる。たとえば、図５では、上位コラムアドレスス
トローブ信号／ＣＡＳU のみが活性化されている。した
がって、データ転送バス２上には、上位ビットグループ
ＢＧU のみが出力される。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は、以上のように構成されているので、ビット幅の小さ
なデータ転送バスに接続された場合、半導体記憶装置が
たとえｎビットの出力ビット幅を有していても、実際は
その半分のｍビットのデータしか出力できず、データ転
送レートが低いという問題点があった。
【０００８】それゆえに、この発明の目的は、データ転
送レートの改善された半導体記憶装置およびその出力制
御方法を提供することである。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルを含むメモリセルアレイか
ら同時にｎ（ｎは２以上の整数）ビットのデータを読出
し可能であって、選択手段および出力手段を備えてい
る。選択手段は、外部から与えられるアドレスデータに
基づいて、メモリセルアレイにおけるｎ個のメモリセル
を同時に選択する。出力手段は、選択手段によって選択
されたｎ個のメモリセルから読出されたｎビットのデー
タを複数のビットグループに分割し、かつ分割された各
ビットグループを外部から与えられる複数のタイミング
信号に応答して順次的に出力する。
【００１０】この発明に係る半導体記憶装置の出力制御
方法は、互いに位相のずれた複数のタイミング信号を外
部から半導体記憶装置に与え、メモリセルアレイから読
出されたｎビットのデータを複数のビットグループに分
割し、かつ分割された各グループを外部から与えられる
複数のタイミング信号に応答して順次的に出力するよう
にしたものである。
【００１１】
【作用】この発明に係る半導体記憶装置においては、出
力手段がｎビットの読出しデータを複数のビットグルー
プに分割し、かつ分割された各ビットグループを外部か
ら与えられる複数のタイミング信号に応答して順次的に
出力する。これによって、メモリセルアレイから同時に
読出されたｎビットのデータのすべてを時分割的にデー
タ転送バスに出力することができ、データの転送レート
が向上する。
【００１２】この発明に係る半導体記憶装置の出力制御
方法は、同様に、メモリセルアレイから読出されたｎビ
ットのデータのすべてをデータ転送バスに出力すること
ができ、データの転送レートが向上する。
【００１３】
【実施例】図１は、この発明の一実施例のＤＲＡＭの構
成を示すブロック図である。図において、ＤＲＡＭ１０
０は、ロウアドレスバッファ１０１と、コラムアドレス
バッファ１０２と、ロウアドレスデコーダ１０３と、コ
ラムアドレスデコーダ１０４と、メモリセルアレイ１０
５と、センスアンプ群１０６と、上位ＩＯバッファ１０
７と、下位ＩＯバッファ１０８と、ＲＡＳバッファ１０
９と、上位ＣＡＳバッファ１１０と、下位ＣＡＳバッフ
ァ１１１と、ＯＥバッファ１１２と、タイミングジェネ
レータ１１３とを含む。
【００１４】外部から入力端子６１〜６ｋに与えられる
アドレスデータは、ロウアドレスバッファ１０１および
コラムアドレスバッファ１０２に与えられる。ロウアド
レスバッファ１０１およびコラムアドレスバッファ１０
２は、タイミングジェネレータ１１３からのタイミング
信号に応答して、それぞれロウアドレスデータおよびコ
ラムアドレスデータをラッチする。ロウアドレスバッフ
ァ１０１から出力されるロウアドレスデータは、ロウア
ドレスデコーダ１０３に与えられる。コラムアドレスバ
ッファ１０２から出力されるコラムアドレスデータは、
コラムアドレスデコーダ１０４に与えられる。
【００１５】メモリセルアレイ１０５は、複数本のワー
ド線と、これらワード線に直交して配置された複数本の
ビット線と、ワード線とビット線との各交点に配置され
た複数のメモリセルとを含む。ロウアドレスデコーダ１
０３は、ロウアドレスバッファ１０１から与えられるロ
ウアドレスデータに基づいて、メモリセルアレイ１０５
におけるワード線を選択する。コラムアドレスデコーダ
１０４は、コラムアドレスバッファ１０２から与えられ
るコラムアドレスデータに基づいて、メモリセルアレイ
１０５におけるビット線を選択する。メモリセルアレイ
１０５は、複数のセクタに分割されており、ロウアドレ
スデコーダ１０３およびコラムアドレスデコーダ１０４
によって、各セクタにおける対応するｎ個のメモリセル
が同時に選択される。センスアンプ群１０６は、メモリ
セルアレイ１０５におけるビット線のそれぞれに対して
設けられた複数のセンスアンプを含む。
【００１６】メモリセルアレイ１０５から同時に読出さ
れたｎビットのデータは、センスアンプ群１０６によっ
て増幅された後、上位ビットグループＢＧUおよび下位
ビットグループＢＧL に分割され、上位ＩＯバッファ１
０７および下位ＩＯバッファ１０８に与えられる。上位
ＩＯバッファ１０７には、上記ｎビットのデータのう
ち、上位ｍビットのデータが与えられる。下位ＩＯバッ
ファ１０８には、上記ｎビットのデータのうち、下位ｍ
ビットのデータが与えられる。上位ＩＯバッファ１０７
は、タイミングジェネレータ１１３から与えられるタイ
ミング信号φＵに応答して、上位ｍビットのデータをラ
ッチする。下位ＩＯバッファ１０８は、タイミングジェ
ネレータ１１３から与えられるタイミング信号φＬに応
答して、下位ｍビットのデータをラッチする。上位ＩＯ
バッファ１０７の出力データは、出力端子８１〜８ｍを
介してデータ転送バス２に出力される。下位ＩＯバッフ
ァ１０８の出力データは、出力端子９１〜９ｍを介して
データ転送バス２に出力される。
【００１７】ＲＡＳバッファ１０９は、入力端子３から
入力されるロウアドレスストローブ信号／ＲＡＳを取込
んで保持する。上位ＣＡＳバッファ１１０は、入力端子
４から入力される上位コラムアドレスストローブ信号／
ＣＡＳU を取込んで保持する。下位ＣＡＳバッファ１１
１は、入力端子５から入力される下位コラムアドレスス
トローブ信号／ＣＡＳL を取込んで保持する。ＯＥバッ
ファ１１２は、入力端子７から入力されるアウトプット
イネーブル信号／ＯＥを取込んで保持する。タイミング
ジェネレータ１１３は、ＲＡＳバッファ１０９から与え
られるロウアドレスストローブ信号／ＲＡＳ，上位ＣＡ
Ｓバッファ１１０から与えられる上位コラムアドレスス
トローブ信号／ＣＡＳU ，下位ＣＡＳバッファ１１１か
ら与えられる下位コラムアドレスストローブ信号／ＣＡ
ＳL ，ＯＥバッファ１１２から与えられるアウトプット
イネーブル信号／ＯＥに基づいて各種のタイミング信号
を発生する。タイミングジェネレータ１１３が発生する
タイミング信号は、ロウアドレスバッファ１０１，コラ
ムアドレスバッファ１０２，センスアンプ群１０６，上
位ＩＯバッファ１０７および下位ＩＯバッファ１０８に
与えられる。
【００１８】ロウアドレスバッファ１０１およびコラム
アドレスバッファ１０２は、タイミングジェネレータ１
１３から与えられるタイミング信号によって、ロウアド
レスデータおよびコラムアドレスデータをラッチするタ
イミングが制御される。センスアンプ群１０６は、タイ
ミングジェネレータ１１３から与えられるタイミング信
号に応答して、活性／非活性が制御される。上位ＩＯバ
ッファ１０７および下位ＩＯバッファ１０８は、タイミ
ングジェネレータ１１３から与えられるタイミング信号
φＵおよびφＬに応答して、メモリセルアレイ１０５か
ら読出されたデータをラッチするタイミングが制御され
る。
【００１９】図２は、図１に示す実施例におけるページ
モードの動作を示すタイミングチャートである。以下、
この図２を参照して、図１に示す実施例の動作の一例と
してページモード時の動作を説明する。
【００２０】ページモードでは、ロウアドレスを固定し
てコラムアドレスを順番に変化させることにより、メモ
リアレイ１０５の１行分のデータが端から順番に読出さ
れる。１行分のデータの読出しが終了すると、ロウアド
レスが１つ更新され、次の行のデータが順番に読出され
る。図２は、メモリセルアレイ１０５のある行からデー
タを読出す場合の動作を示している。ロウアドレススト
ローブ信号／ＲＡＳは、ＨレベルからＬレベルに立下げ
られて活性化される。ロウアドレスストローブ信号／Ｒ
ＡＳのＬレベル状態は、１行分のデータの読出しが終了
するまで維持される。ロウアドレスストローブ信号／Ｒ
ＡＳの立下がりに応答して、ロウアドレスバッファ１０
１は、ロウアドレスデータＸ０をラッチする。ロウアド
レスバッファ１０１の出力は、ロウアドレスデコーダ１
０３に与えられる。ロウアドレスデコーダ１０３は、与
えられたロウアドレスデータに基づいて、メモリセルア
レイ１０５における１本のワード線を選択する。これに
よって、選択されたワード線に属する各メモリセルのデ
ータが各ビット線上に読出される。
【００２１】一方、上位コラムアドレスストローブ信号
／ＣＡＳU および下位コラムアドレスストローブ信号／
ＣＡＳL は、互いに１８０°位相がずれている。コラム
アドレスバッファ１０２は、上位コラムアドレスストロ
ーブ信号／ＣＡＳU の立下がりに応答してコラムアドレ
スデータをラッチする。コラムアドレスバッファ１０２
によってラッチされたコラムアドレスデータは、コラム
アドレスデコーダ１０４に与えられる。コラムアドレス
デコーダ１０４は、与えられたコラムアドレスデータに
基づいて、メモリセルアレイ１０５における各セクタの
対応するビット線を選択する。これによって、メモリセ
ルアレイ１０５の各セクタの対応するメモリセルから読
出されたｎビットのデータが、センスアンプ群１０６で
増幅された後、上位ＩＯバッファ１０７および下位ＩＯ
バッファ１０８に与えられる。上位ＩＯバッファ１０７
は、タイミングジェネレータ１１３から与えられるタイ
ミング信号φＵに応答して、上位ｍビットの出力データ
をラッチする。下位ＩＯバッファ１０８は、タイミング
ジェネレータ１１３から与えられるタイミング信号φＬ
に応答して、下位ｍビットの出力データをラッチする。
図２に示すごとく、タイミング信号φＵおよびφＬは、
互いに１８０°位相がずれている。したがって、上位Ｉ
Ｏバッファ１０７にラッチされたデータと下位ＩＯバッ
ファ１０８にラッチされたデータとは、互いに重なるこ
となくデータ転送バス２に出力される。
【００２２】上記のごとく、図１に示す実施例では、メ
モリセルアレイ１０５から同時に読出されたｎビットの
データのうち、上位ｍビットのデータと下位ｍビットの
データとが重なることなく順番にデータ転送バス２に終
了される。その結果、図３に示す従来のＤＲＡＭ１に比
べて、約２倍のデータ転送レートを得ることができる。
【００２３】以上、ページモードの動作について説明し
たが、通常の読出しモードについても、メモリセルアレ
イから同時に読出されたｎビットのデータを、複数のビ
ットグループに分割して順番に出力すれば、上記実施例
と同様の効果が得られる。
【００２４】また、上記実施例は、メモリセルアレイ１
０５から同時に読出されたｎビットのデータを、２つの
ビットグループに分割して出力するものとして示されて
いるが、この発明はｎビットのデータを３つ以上のビッ
トグループに分割して出力するようにしてもよい。
【００２５】さらに、上記実施例は、ＤＲＡＭとして示
されているが、この発明は、スタティックＲＡＭや不揮
発性半導体記憶装置のような他の種類の半導体記憶装置
にも適用可能である。
【００２６】
【発明の効果】以上のように、この発明によれば、メモ
リセルアレイから同時に読出された複数ビットのデータ
を複数のビットグループに分割し、そのすべてをデータ
転送バスに出力できるので、データの転送レートを従来
の半導体記憶装置に比べて大幅に向上することができ
る。
【図面の簡単な説明】
【図１】この発明の一実施例の構成を示すブロック図で
ある。
【図２】図１に示す半導体記憶装置のページモード時の
動作を示すタイミングチャートである。
【図３】従来のダイナミックＲＡＭを示す図である。
【図４】従来のＤＲＡＭの動作を示すタイミングチャー
トである。
【図５】従来のＤＲＡＭのその他の動作を示すタイミン
グチャートである。
【符号の説明】
１００…ダイナミックＲＡＭ １０１…ロウアドレスバッファ １０２…コラムアドレスバッファ １０３…ロウアドレスデコーダ １０４…コラムアドレスデコーダ １０５…メモリセルアレイ １０７…上位ＩＯバッファ １０８…下位ＩＯバッファ １１３…タイミングジェネレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 豊 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 水谷 良則 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを含むメモリセルアレ
    イから同時にｎ（ｎは２以上の整数）ビットのデータを
    読出し可能な半導体記憶装置であって、 外部から与えられるアドレスデータに基づいて、前記メ
    モリセルアレイにおけるｎ個のメモリセルを同時に選択
    するための選択手段、および前記選択手段によって選択
    されたｎ個のメモリセルから読出されたｎビットのデー
    タを複数のビットグループに分割し、かつ分割された各
    ビットグループを外部から与えられる複数のタイミング
    信号に応答して順次的に出力するための出力手段を備え
    る、半導体記憶装置。
  2. 【請求項２】 複数のメモリセルを含むメモリセルアレ
    イから同時にｎ（ｎは２以上の整数）ビットのデータを
    読出し可能な半導体記憶装置のための出力制御方法であ
    って、 互いに位相のずれた複数のタイミング信号を、外部から
    前記半導体記憶装置に与え、 前記メモリセルアレイから読出されたｎビットのデータ
    を複数のビットグループに分割し、かつ分割された各ビ
    ットグループを前記複数のタイミング信号に応答して、
    順次的に出力するようにした、半導体記憶装置の出力制
    御方法。
JP3249552A 1991-09-27 1991-09-27 半導体記憶装置およびその出力制御方法 Pending JPH0589663A (ja)

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DE (1) DE69223714T2 (ja)

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