JPH03276674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03276674A JPH03276674A JP2076441A JP7644190A JPH03276674A JP H03276674 A JPH03276674 A JP H03276674A JP 2076441 A JP2076441 A JP 2076441A JP 7644190 A JP7644190 A JP 7644190A JP H03276674 A JPH03276674 A JP H03276674A
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- 230000015654 memory Effects 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 abstract description 2
- 230000001934 delay Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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- 240000005523 Peganum harmala Species 0.000 description 1
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- 238000010586 diagram Methods 0.000 description 1
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- 229920005591 polysilicon Polymers 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体記憶装置に関し、より詳しくは、ビッ
ト線の寄生容量を減少させて動作遅延を防止するように
した半導体記憶装置に関する。
ト線の寄生容量を減少させて動作遅延を防止するように
した半導体記憶装置に関する。
〈従来の技術〉
従来、ＲＯＭ（読み出し専用メモリ）のうち基本的なも
のは第３図に示すような等価回路となっている。このＲ
ＯＭは、ＭＯＳＦＥＴからなるメモリセルＭを行列状に
配置して、各メモリセルＭのゲートを行方向に延びるワ
ード線ＷＬ、、ＷＬｔ、・Ｗ Ｌ （ｎｍ）に接続する
と共に、ソースＳ、ドレインｄを列方向に延びるビット
線Ｂ ３． Ｂ −、Ｂ ｓ 、・・、ＢＩＢ ｉ”
＋に接続している。なお、チップ面積を縮小できるよう
に、隣接するメモリセルのソースＳ、ドレインｄを１本
のビット線に接続している。例えば第３図中に矢印で示
すメモリセルＭを読み出す場合、ワード線ＷＬ、を高レ
ベル、ビット線Ｂ、を接地レベルとし、ビット線Ｂｔを
図示しないセンスアンプに導通する。そして、メモリセ
ルＭのオンまたはオフの状態に応じてデータ（１または
Ｏ）を読み出す。このＲＯＭは、列方向に並ぶメモリセ
ルの接合容量がすべてそのままビット線の寄生容量とな
るので、大容量化か進んでビット線に接続されるメモリ
セル数が増加するのに伴って、当然ながら読み出し動作
が遅くなってくる。
のは第３図に示すような等価回路となっている。このＲ
ＯＭは、ＭＯＳＦＥＴからなるメモリセルＭを行列状に
配置して、各メモリセルＭのゲートを行方向に延びるワ
ード線ＷＬ、、ＷＬｔ、・Ｗ Ｌ （ｎｍ）に接続する
と共に、ソースＳ、ドレインｄを列方向に延びるビット
線Ｂ ３． Ｂ −、Ｂ ｓ 、・・、ＢＩＢ ｉ”
＋に接続している。なお、チップ面積を縮小できるよう
に、隣接するメモリセルのソースＳ、ドレインｄを１本
のビット線に接続している。例えば第３図中に矢印で示
すメモリセルＭを読み出す場合、ワード線ＷＬ、を高レ
ベル、ビット線Ｂ、を接地レベルとし、ビット線Ｂｔを
図示しないセンスアンプに導通する。そして、メモリセ
ルＭのオンまたはオフの状態に応じてデータ（１または
Ｏ）を読み出す。このＲＯＭは、列方向に並ぶメモリセ
ルの接合容量がすべてそのままビット線の寄生容量とな
るので、大容量化か進んでビット線に接続されるメモリ
セル数が増加するのに伴って、当然ながら読み出し動作
が遅くなってくる。
最近になって第４図に示すように、メモリセルアレイを
複数のバンクに区画してビット線の寄生容量を低減させ
たＲＯＭ（以下「バンク方式のＲＯＭ」という）が提案
されている。このＲＯＭは、メモリセルアレイの各列を
列方向に区画して図中に破線で示すバンクＢｍ、２ｉ−
１； Ｂｍ＋１．２ｉ−１；・・−およびＢｍ、２ｉ；
Ｂ＋ｎ”ｌ、２ｉ；・・ を構成している。行方向に
並ぶ各バンクＢｍ、２ｉ−２； Ｂｍ、２ｉ；・の間に
副ビット線Ｓ Ｂｍ、２ｉ−２＋ Ｓ Ｂ＋ａ、２ｉ−
１： Ｓ Ｂｍ、２ｉ＋＝ を設けて、第３図に示し
たＲＯＭのビット線と同様に、各副ビット線をバンク内
の各メモリセルＭに接続している。さらにこの副ビット
線５ＢｃＡ、２ｉ−２； ＳＢｍ、２ｉ−１； Ｓ Ｂ
鵬、２ｉ；−をバンク選択用ＭＯ５ＦＥＴ（トランスフ
ァゲートトランジスタ）ＱＯ＋、２ｉ２： ＱＯｍ、２
ｉ−１ＨＱＯｍ、２１．・ を介して列方向に延びる主
ビット線ＭＢｉ−１，ＭＢｉ、・・・に接続している。
複数のバンクに区画してビット線の寄生容量を低減させ
たＲＯＭ（以下「バンク方式のＲＯＭ」という）が提案
されている。このＲＯＭは、メモリセルアレイの各列を
列方向に区画して図中に破線で示すバンクＢｍ、２ｉ−
１； Ｂｍ＋１．２ｉ−１；・・−およびＢｍ、２ｉ；
Ｂ＋ｎ”ｌ、２ｉ；・・ を構成している。行方向に
並ぶ各バンクＢｍ、２ｉ−２； Ｂｍ、２ｉ；・の間に
副ビット線Ｓ Ｂｍ、２ｉ−２＋ Ｓ Ｂ＋ａ、２ｉ−
１： Ｓ Ｂｍ、２ｉ＋＝ を設けて、第３図に示し
たＲＯＭのビット線と同様に、各副ビット線をバンク内
の各メモリセルＭに接続している。さらにこの副ビット
線５ＢｃＡ、２ｉ−２； ＳＢｍ、２ｉ−１； Ｓ Ｂ
鵬、２ｉ；−をバンク選択用ＭＯ５ＦＥＴ（トランスフ
ァゲートトランジスタ）ＱＯ＋、２ｉ２： ＱＯｍ、２
ｉ−１ＨＱＯｍ、２１．・ を介して列方向に延びる主
ビット線ＭＢｉ−１，ＭＢｉ、・・・に接続している。
なお、副ビット線２本をまとめて主ビット線１本に接続
している。例えば奇バンクＢｍ、２ｉ−１に属する１番
目のメモリセルＭを選択する場合、主ビット線ＭＢｉ−
１を接地し、主ビット線ＭＢｉをセンスアンプに導通す
る。さらに、バンクＢｍ、２ｉ−１を選択することを表
わすバンク選択信号Ｂｏｗを高レベルにしてバンク選択
用ＭＯ６ＦＥＴ ＱＯｍ２ｉ−２； Ｑ Ｏｍ、２ｉ
−１をオンさせて、副ビット線ＳＢｍ ２ｉ−２； ’
Ｓ Ｂｍ、２ｉ−１をそれぞれ主ビット線ＭＢｉ−１，
ＭＢｉに導通する。そして、ワード線ＷＬを高レベルに
して上記メモリセルＭのデータを読み出す。このように
、各列のメモリセルＭの接合容量を列方向に区分した状
態で動作することにより、ビット線の寄生容量を減少さ
せて、データ読み出し動作の遅延を防止するようにして
いる。
している。例えば奇バンクＢｍ、２ｉ−１に属する１番
目のメモリセルＭを選択する場合、主ビット線ＭＢｉ−
１を接地し、主ビット線ＭＢｉをセンスアンプに導通す
る。さらに、バンクＢｍ、２ｉ−１を選択することを表
わすバンク選択信号Ｂｏｗを高レベルにしてバンク選択
用ＭＯ６ＦＥＴ ＱＯｍ２ｉ−２； Ｑ Ｏｍ、２ｉ
−１をオンさせて、副ビット線ＳＢｍ ２ｉ−２； ’
Ｓ Ｂｍ、２ｉ−１をそれぞれ主ビット線ＭＢｉ−１，
ＭＢｉに導通する。そして、ワード線ＷＬを高レベルに
して上記メモリセルＭのデータを読み出す。このように
、各列のメモリセルＭの接合容量を列方向に区分した状
態で動作することにより、ビット線の寄生容量を減少さ
せて、データ読み出し動作の遅延を防止するようにして
いる。
〈発明が解決しようとする課題〉
ところで、従来のバンク方式のＲＯＭでは、メモリセル
Ｍに加えて２つのバンク選択用ＭＯ９ＦＥＴ ＱＯｍ
、２ｉ−２お上びＱ Ｏｍ、２ｉ−１を通して、すなわ
ち３つのＭＯＳＦＥＴを通して読み出しが行われる。こ
のため、メモリセルだけを通して読み出しが行われる基
本的なＲＯＭに比して、ビット線につながる抵抗が増加
して、読み出し動作が遅延するという問題がある。また
、バンク選択用ＭＯ８ＦＥＴ ＱＯｍ、２ｉ−２；Ｑ
□＋、２ｉ−１；・は、副ビット線ＳＲ量、２ｉ−２；
Ｓ Ｂｍ、２ｉ−１＋・・・と同様に、行方向に並ぶ
各バンクすなわちメモリセルの各列ごとに狭いピッチで
設けられている。このため、十分なゲート幅を確保する
ことができず、スイッチングの速さが低下して、読み出
し動作が遅延する。このように、従来のバンク方式のＲ
ＯＭは、読み出し動作の高速化の目的を十分に果たせな
いという問題がある。
Ｍに加えて２つのバンク選択用ＭＯ９ＦＥＴ ＱＯｍ
、２ｉ−２お上びＱ Ｏｍ、２ｉ−１を通して、すなわ
ち３つのＭＯＳＦＥＴを通して読み出しが行われる。こ
のため、メモリセルだけを通して読み出しが行われる基
本的なＲＯＭに比して、ビット線につながる抵抗が増加
して、読み出し動作が遅延するという問題がある。また
、バンク選択用ＭＯ８ＦＥＴ ＱＯｍ、２ｉ−２；Ｑ
□＋、２ｉ−１；・は、副ビット線ＳＲ量、２ｉ−２；
Ｓ Ｂｍ、２ｉ−１＋・・・と同様に、行方向に並ぶ
各バンクすなわちメモリセルの各列ごとに狭いピッチで
設けられている。このため、十分なゲート幅を確保する
ことができず、スイッチングの速さが低下して、読み出
し動作が遅延する。このように、従来のバンク方式のＲ
ＯＭは、読み出し動作の高速化の目的を十分に果たせな
いという問題がある。
そこで、この発明の目的は、ビット線での動作遅延を抑
制して、大容量でかつ高速に動作することができる半導
体記憶装置を提供することにある。
制して、大容量でかつ高速に動作することができる半導
体記憶装置を提供することにある。
〈課題を解決するための手段〉
上記目的を達成するために、この発明は、行列状のメモ
リセルアレイの各列を列方向に区画して複数のバンクを
構成し、各バンクごとに副ビット線を設けてバンク内の
各メモリセルに接続し、さらにこの副ビット線をトラン
スファゲートトランジスタを介して列方向に延びる主ビ
ット線に接続して、このメモリセルアレイの特定のメモ
リセルを選択する際に、上記特定のメモリセルが属する
バンクを選択することを表わすバンク選択信号に基づい
て上記トランスファゲートを動作させて、上記バンクの
副ビット線を主ビット線に導通して各列のメモリセルの
接合容量を区分した状態で動作することにより、動作遅
延を防止するようにした半導体記憶装置において、上記
副ビット線、主ビット線およびトランスファゲートトラ
ンジスタを行方向に並ぶメモリセルの２列ごとに列の間
に設けると共に、上記２列の間に、列方向に延び、両側
の各メモリセルにつながる仮想接地線を設けたことを特
徴としている。
リセルアレイの各列を列方向に区画して複数のバンクを
構成し、各バンクごとに副ビット線を設けてバンク内の
各メモリセルに接続し、さらにこの副ビット線をトラン
スファゲートトランジスタを介して列方向に延びる主ビ
ット線に接続して、このメモリセルアレイの特定のメモ
リセルを選択する際に、上記特定のメモリセルが属する
バンクを選択することを表わすバンク選択信号に基づい
て上記トランスファゲートを動作させて、上記バンクの
副ビット線を主ビット線に導通して各列のメモリセルの
接合容量を区分した状態で動作することにより、動作遅
延を防止するようにした半導体記憶装置において、上記
副ビット線、主ビット線およびトランスファゲートトラ
ンジスタを行方向に並ぶメモリセルの２列ごとに列の間
に設けると共に、上記２列の間に、列方向に延び、両側
の各メモリセルにつながる仮想接地線を設けたことを特
徴としている。
〈作用〉
各メモリセルの一方の端子は副ビット線に接続され、さ
らにトランスファゲートトランジスタを介して主ビット
線に接続されて、ドレインとして機能する。各メモリセ
ルの他方の端子は仮想接地線に直接に接続されて、ソー
スとして機能する。
らにトランスファゲートトランジスタを介して主ビット
線に接続されて、ドレインとして機能する。各メモリセ
ルの他方の端子は仮想接地線に直接に接続されて、ソー
スとして機能する。
このようにした場合、メモリセルと１つのトランスファ
ゲートトランジスタを通して読み出しが行われる。すな
わち、従来のバンク方式のＲＯＭに比してトランスファ
ゲートトランジスタの数が１つ減少する。したがって、
従来のバンク方式のＲＯＭに比してビット線につながる
抵抗が減少して、ビット線での動作遅延が抑制される。
ゲートトランジスタを通して読み出しが行われる。すな
わち、従来のバンク方式のＲＯＭに比してトランスファ
ゲートトランジスタの数が１つ減少する。したがって、
従来のバンク方式のＲＯＭに比してビット線につながる
抵抗が減少して、ビット線での動作遅延が抑制される。
また、上記トランスファゲートトランジスタは、行方向
に並ぶメモリセルの２列ごとに１つ設けられる。したが
って、従来のバンク方向のＲＯＭに比してゲート幅を略
２倍にすることができ、これによりスイッチングの速さ
が向上して、ビット線での動作遅延が抑制される。この
ように、ビット線につながるＭＯＳＦＥＴの数、抵抗の
いずれの点でも動作遅延が抑制される。したがって、読
み出し動作が高速に行われる。
に並ぶメモリセルの２列ごとに１つ設けられる。したが
って、従来のバンク方向のＲＯＭに比してゲート幅を略
２倍にすることができ、これによりスイッチングの速さ
が向上して、ビット線での動作遅延が抑制される。この
ように、ビット線につながるＭＯＳＦＥＴの数、抵抗の
いずれの点でも動作遅延が抑制される。したがって、読
み出し動作が高速に行われる。
〈実施例〉
以下、この発明の半導体記憶装置を実施例により詳細に
説明する。
説明する。
第１図、第２図はそれぞれこの発明の一実施例のＲＯＭ
の等価回路、パターンレイアウトを示している。第１図
に示すように、このＲＯＭは、従来のバンク方式のＲＯ
Ｍと同様に、行列状のメモリセルアレイの各列を列方向
に区画して、破線で示す複数のバンクＢｐ−１，２ｑ−
２； Ｂｐ、２ｑ−２； Ｂｐ＋１゜２ｑ−２：・・：
Ｂｐ−１，２ｑ＋２： Ｂｐ、２ｑ＋２： Ｂｐ＋１
，２ｑ＋２＋・・・を構成している。なお、記号Ｂｐ、
ｑは、このノくンクＢがｐ段目、ｑ列目に位置すること
を表して０る。
の等価回路、パターンレイアウトを示している。第１図
に示すように、このＲＯＭは、従来のバンク方式のＲＯ
Ｍと同様に、行列状のメモリセルアレイの各列を列方向
に区画して、破線で示す複数のバンクＢｐ−１，２ｑ−
２； Ｂｐ、２ｑ−２； Ｂｐ＋１゜２ｑ−２：・・：
Ｂｐ−１，２ｑ＋２： Ｂｐ、２ｑ＋２： Ｂｐ＋１
，２ｑ＋２＋・・・を構成している。なお、記号Ｂｐ、
ｑは、このノくンクＢがｐ段目、ｑ列目に位置すること
を表して０る。
行方向に並ぶ２つのバンクＢごとに、すなわちメモリセ
ルＭの２列ごとに列の間に副ビット線ＳＢを設けている
。例えばｐ段目のノくンクＢｐ、２ｑ−２とＢｐ、２ｑ
−１の間に副ビット線Ｓ Ｂｐ、ｑ−１，ノくンクＢｐ
２ｑとＢ ｐ、２ｑ＋１の間に副ビット線ＳＢｐ、ｑを
設けている。従来のＲＯＭと同様に、各副ビット線ＳＢ
を両側に並ぶ各メモリセルＭに接続している。各副ビッ
ト線ＳＢに沿って、列方向に延びる主ビット線ＭＢを設
けている。例えば（２ｑ−２）列目と（２ｑ１）列目の
間に主ビット線ＭＢｑ−１，２ｑ列目と（２ｑ＋１）列
目の間に主ビット線ＭＢｑを設けている。そして、列方
向に隣り合うパン２Ｂ間に設けたバンク選択用ＭＯＳＦ
ＥＴ（）ランスファゲートトランジスタ）ＱＥを介して
、各副ビット線ＳＢを主ビット線ＭＢに接続している。
ルＭの２列ごとに列の間に副ビット線ＳＢを設けている
。例えばｐ段目のノくンクＢｐ、２ｑ−２とＢｐ、２ｑ
−１の間に副ビット線Ｓ Ｂｐ、ｑ−１，ノくンクＢｐ
２ｑとＢ ｐ、２ｑ＋１の間に副ビット線ＳＢｐ、ｑを
設けている。従来のＲＯＭと同様に、各副ビット線ＳＢ
を両側に並ぶ各メモリセルＭに接続している。各副ビッ
ト線ＳＢに沿って、列方向に延びる主ビット線ＭＢを設
けている。例えば（２ｑ−２）列目と（２ｑ１）列目の
間に主ビット線ＭＢｑ−１，２ｑ列目と（２ｑ＋１）列
目の間に主ビット線ＭＢｑを設けている。そして、列方
向に隣り合うパン２Ｂ間に設けたバンク選択用ＭＯＳＦ
ＥＴ（）ランスファゲートトランジスタ）ＱＥを介して
、各副ビット線ＳＢを主ビット線ＭＢに接続している。
例えば、ｐ段目ではバンク選択用ＭＯ８ＦＥＴ ＱＥ
ｐ、ｑ−１： ＱＥｐ、ｑを介してそれぞれ副ビット線
５ＢＩ）、Ｑ−１； ＳＢ１）、Ｑを主ビット線ＭＢｑ
−１，ＭＢｑに接続している。一方、上記主ビット線Ｍ
Ｂに挾まれた２列の間には、それぞれ列方向に延びる仮
想接地線ＩＧを設け、両側に並ぶ各メモリセルに接続し
ている。例えば、（２ｑ−１）列目と２ｑ列目の間に仮
想接地線Ｉ Ｇｑ、 （２ｑ＋１）列目と（２ｑ＋２）
列目の間に仮想接地線ＩＧｑ＋１を設けている。
ｐ、ｑ−１： ＱＥｐ、ｑを介してそれぞれ副ビット線
５ＢＩ）、Ｑ−１； ＳＢ１）、Ｑを主ビット線ＭＢｑ
−１，ＭＢｑに接続している。一方、上記主ビット線Ｍ
Ｂに挾まれた２列の間には、それぞれ列方向に延びる仮
想接地線ＩＧを設け、両側に並ぶ各メモリセルに接続し
ている。例えば、（２ｑ−１）列目と２ｑ列目の間に仮
想接地線Ｉ Ｇｑ、 （２ｑ＋１）列目と（２ｑ＋２）
列目の間に仮想接地線ＩＧｑ＋１を設けている。
第２図に示すように、このＲＯＭは等価回路を忠実にレ
イアウトしたパターンで構成する。副ピッ）［ＩＳＢお
よび仮想接地線ＩＧは金属配線、主ビット線ＭＢは上層
金属配線を用いて形成し、副ビット線と主ビット線は層
間にスルーホールＴＨを設けて接続する。バンク選択線
ＢＥおよびワード線ＷＬはポリシリコンで形成する。メ
モリセルＭは、ワード線ＷＬを挾んで仮想接地線ＩＧ側
のコンタクトＣと副ビット線ＳＢ側のコンタクトＣとの
間に形成する。このようにした場合、トランスファゲー
トトランジスタＱＥのゲート幅をメモリセルＭの行方向
のピッチの略２倍に設定することができる。したがって
、スイッチングの速さを向上させることができ、ビット
線での動作遅延を抑制することができる。
イアウトしたパターンで構成する。副ピッ）［ＩＳＢお
よび仮想接地線ＩＧは金属配線、主ビット線ＭＢは上層
金属配線を用いて形成し、副ビット線と主ビット線は層
間にスルーホールＴＨを設けて接続する。バンク選択線
ＢＥおよびワード線ＷＬはポリシリコンで形成する。メ
モリセルＭは、ワード線ＷＬを挾んで仮想接地線ＩＧ側
のコンタクトＣと副ビット線ＳＢ側のコンタクトＣとの
間に形成する。このようにした場合、トランスファゲー
トトランジスタＱＥのゲート幅をメモリセルＭの行方向
のピッチの略２倍に設定することができる。したがって
、スイッチングの速さを向上させることができ、ビット
線での動作遅延を抑制することができる。
このＲＯＭは次のようにしてデータの読み出しを行う。
例えば、第１図に示したバンク１３ｐ、ｑに属する１番
目のメモリセルＭのデータを読み出すものとする。まず
、上記メモリセルにつながる仮想接地１．ｒＧｑを接地
レベルにする。次に、バンク選択線ＲＥｐを高レベルに
してバンク選択用Ｍ０８ＦＥＴ ＱＥｐ、ｑをオンさ
せて、上記メモリセルＭを副ビット線ＳＢｐ、Ｑとバン
ク選択用ＭＯ５ＦＥＴ ＱＥｐ、ｑを介して主ビット
線ＭＢｑに導通する。そして、ワード線ＷＬ、を高レベ
ルにして、上記メモリセルがオン、オフいずれの状態で
あるかをセンスアンプで判別し、判別した結果をデータ
として出力する。このように読み出し動作を行う場合、
メモリセルＭとバンク選択用ＭＯ５ＦＥＴ ＱＥｐ、
ｑの２つのＭＯＳＦＥＴを通して読み出しを行うことが
できる。すなわち、従来のバンク方式のＲＯＭに比して
バンク選択用ＭＯ８ＦＥＴの数を１つ減少させることが
できる。したがって、従来のバンク方式のＲＯＭに比し
てビット線につながる抵抗を減少させることができ、ビ
ット線での動作遅延をさらに抑制することができる。し
たがって、高速に読み出しを行うことができる。
目のメモリセルＭのデータを読み出すものとする。まず
、上記メモリセルにつながる仮想接地１．ｒＧｑを接地
レベルにする。次に、バンク選択線ＲＥｐを高レベルに
してバンク選択用Ｍ０８ＦＥＴ ＱＥｐ、ｑをオンさ
せて、上記メモリセルＭを副ビット線ＳＢｐ、Ｑとバン
ク選択用ＭＯ５ＦＥＴ ＱＥｐ、ｑを介して主ビット
線ＭＢｑに導通する。そして、ワード線ＷＬ、を高レベ
ルにして、上記メモリセルがオン、オフいずれの状態で
あるかをセンスアンプで判別し、判別した結果をデータ
として出力する。このように読み出し動作を行う場合、
メモリセルＭとバンク選択用ＭＯ５ＦＥＴ ＱＥｐ、
ｑの２つのＭＯＳＦＥＴを通して読み出しを行うことが
できる。すなわち、従来のバンク方式のＲＯＭに比して
バンク選択用ＭＯ８ＦＥＴの数を１つ減少させることが
できる。したがって、従来のバンク方式のＲＯＭに比し
てビット線につながる抵抗を減少させることができ、ビ
ット線での動作遅延をさらに抑制することができる。し
たがって、高速に読み出しを行うことができる。
なお、メモリセルのオン状態、オフ状態がデータｌまた
は０のいずれに対応するかは、任意に設定することがで
きる。また、メモリセルＭのオン状態、オフ状態は、イ
オン注入などにより設定される。
は０のいずれに対応するかは、任意に設定することがで
きる。また、メモリセルＭのオン状態、オフ状態は、イ
オン注入などにより設定される。
このＲＯＭと第３図に示した従来の基本的なＲＯＭのビ
ット線の寄生容量を比較する。メモリセルアレイの各列
はそれぞれｎｍ個のメモリセルからなるものとする。こ
の実施例のＲＯＭは、各列がｍ個のバンクＢからなり、
各バンクＢはｎ個のメモリセルからなるものとする。読
み出し動作の際、１本の主ビット線ＭＢに対して、選択
されたバンクＢの副ビット線ＳＨの両側の２ｎ個のメモ
リセルＭと、選択されなかった（＋ａ−１）個のバンク
選択用ＭＯ３ＦＥＴとがつながる。すなわち、（２ｎ＋
（貴−１））個のＭＯＳＦＥＴがつながる。一方、第３
図に示した従来の基本的なＲＯＭの場合、１本のビット
線Ｂ１に対して、ｎｍ個のＭＯＳＦＥＴがつながる。例
えば、ｎ＝１６，１＝１２８のとき、両者のＭＯＳＦＥ
Ｔ数はそれぞれ５９個、２０４８個となる。これにより
、この実施例のＲＯＭは、ビット線の寄生容量を効果的
に低減できることがわかる。
ット線の寄生容量を比較する。メモリセルアレイの各列
はそれぞれｎｍ個のメモリセルからなるものとする。こ
の実施例のＲＯＭは、各列がｍ個のバンクＢからなり、
各バンクＢはｎ個のメモリセルからなるものとする。読
み出し動作の際、１本の主ビット線ＭＢに対して、選択
されたバンクＢの副ビット線ＳＨの両側の２ｎ個のメモ
リセルＭと、選択されなかった（＋ａ−１）個のバンク
選択用ＭＯ３ＦＥＴとがつながる。すなわち、（２ｎ＋
（貴−１））個のＭＯＳＦＥＴがつながる。一方、第３
図に示した従来の基本的なＲＯＭの場合、１本のビット
線Ｂ１に対して、ｎｍ個のＭＯＳＦＥＴがつながる。例
えば、ｎ＝１６，１＝１２８のとき、両者のＭＯＳＦＥ
Ｔ数はそれぞれ５９個、２０４８個となる。これにより
、この実施例のＲＯＭは、ビット線の寄生容量を効果的
に低減できることがわかる。
なお、この実施例はＲＯＭとしたが、これに限られるも
のではなく、この発明は他のタイプのメモリにも広く適
用することができる。
のではなく、この発明は他のタイプのメモリにも広く適
用することができる。
〈発明の効果〉
以上より明らかなように、この発明の半導体記憶装置は
、上記副ビット線、主ビット線およびトランスファゲー
トトランジスタを行方向に並ぶメモリセルの２列ごとに
列の間に設けると共に、上記２列の間に、列方向に延び
、両側の各メモリセルにつながる仮想接地線を設けてい
るので、読み出し動作時にビット線につながるＭＯＳＦ
ＥＴ数を低減すると共に、トランスファゲートトランジ
スタのスイッチング特性を向上させて、ビット線での動
作遅延を防止することができる。したがって、大容量で
かつ高速に動作することができる。
、上記副ビット線、主ビット線およびトランスファゲー
トトランジスタを行方向に並ぶメモリセルの２列ごとに
列の間に設けると共に、上記２列の間に、列方向に延び
、両側の各メモリセルにつながる仮想接地線を設けてい
るので、読み出し動作時にビット線につながるＭＯＳＦ
ＥＴ数を低減すると共に、トランスファゲートトランジ
スタのスイッチング特性を向上させて、ビット線での動
作遅延を防止することができる。したがって、大容量で
かつ高速に動作することができる。
第１図、第２図はそれぞれこの発明の一実施例のＲＯＭ
の等価回路、パターンレイアウトを示す図、第３図、第
４図はそれぞれ従来の基本的なＲＯＭ、バンク方式のＲ
ＯＭの等価回路を示す図である。 Ｂ バンク、ＢＥ・・バンク選択線、 ＩＧ・・・仮想接地線、Ｍ・メモリセル、ＭＢ・主ビッ
ト線、 ＱＥ バンク選択用ＭＯＳＦＥＴ、 ＳＢ 副ヒツト線、ＷＬ・・ワード線。 特 許出願人 ンヤーブ株式会社 代 理 人
の等価回路、パターンレイアウトを示す図、第３図、第
４図はそれぞれ従来の基本的なＲＯＭ、バンク方式のＲ
ＯＭの等価回路を示す図である。 Ｂ バンク、ＢＥ・・バンク選択線、 ＩＧ・・・仮想接地線、Ｍ・メモリセル、ＭＢ・主ビッ
ト線、 ＱＥ バンク選択用ＭＯＳＦＥＴ、 ＳＢ 副ヒツト線、ＷＬ・・ワード線。 特 許出願人 ンヤーブ株式会社 代 理 人
Claims (1)
- （１）行列状のメモリセルアレイの各列を列方向に区画
して複数のバンクを構成し、各バンクごとに副ビット線
を設けてバンク内の各メモリセルに接続し、さらにこの
副ビット線をトランスファゲートトランジスタを介して
列方向に延びる主ビット線に接続して、このメモリセル
アレイの特定のメモリセルを選択する際に、上記特定の
メモリセルが属するバンクを選択することを表わすバン
ク選択信号に基づいて上記トランスファゲートを動作さ
せて、上記バンクの副ビット線を主ビット線に導通して
各列のメモリセルの接合容量を区分した状態で動作する
ことにより、動作遅延を防止するようにした半導体記憶
装置において、 上記副ビット線、主ビット線およびトランスファゲート
トランジスタを行方向に並ぶメモリセルの２列ごとに列
の間に設けると共に、 上記２列の間に、列方向に延び、両側の各メモリセルに
つながる仮想接地線を設けたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7644190A JP2554185B2 (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7644190A JP2554185B2 (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276674A true JPH03276674A (ja) | 1991-12-06 |
| JP2554185B2 JP2554185B2 (ja) | 1996-11-13 |
Family
ID=13605240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7644190A Expired - Fee Related JP2554185B2 (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554185B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2892501B2 (ja) * | 1993-05-28 | 1999-05-17 | マクロニクス インターナショナル カンパニイ リミテッド | 高速フラッシュｅｐｒｏｍプログラミング、プリプログラミング回路構造 |
| US6166956A (en) * | 1993-08-31 | 2000-12-26 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
-
1990
- 1990-03-26 JP JP7644190A patent/JP2554185B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2892501B2 (ja) * | 1993-05-28 | 1999-05-17 | マクロニクス インターナショナル カンパニイ リミテッド | 高速フラッシュｅｐｒｏｍプログラミング、プリプログラミング回路構造 |
| US6166956A (en) * | 1993-08-31 | 2000-12-26 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554185B2 (ja) | 1996-11-13 |
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Legal Events
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