JP2554185B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2554185B2 JP2554185B2 JP7644190A JP7644190A JP2554185B2 JP 2554185 B2 JP2554185 B2 JP 2554185B2 JP 7644190 A JP7644190 A JP 7644190A JP 7644190 A JP7644190 A JP 7644190A JP 2554185 B2 JP2554185 B2 JP 2554185B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は半導体記憶装置に関し、より詳しくは、ビ
ット線の寄生容量を減少させて動作遅延を防止するよう
にした半導体記憶装置に関する。
ット線の寄生容量を減少させて動作遅延を防止するよう
にした半導体記憶装置に関する。
＜従来の技術＞ 従来、ROM（読み出し専用メモリ）のうち基本的なも
のは第３図に示すような等価回路となっている。このRO
Mは、MOSFETからなるメモリセルＭを行列状に配置し
て、各メモリセルＭのゲートを行方向に延びるワード線
WL1,WL2,…,WL（nm）に接続すると共に、ソースs,ドレ
インｄを列方向に延びるビット線B1,B2,B3,…,Bi,Bi＋
１に接続している。なお、チップ面積を縮小できるよう
に、隣接するメモリセルのソースs,ドレインｄを１本の
ビット線に接続している。例えば第３図中に矢印で示す
メモリセルＭを読み出す場合、ワード線WL1を高レベ
ル，ビット線B1を接地レベルとし、ビット線B2を図示し
ないセンスアンプに導通する。そして、メモリセルＭの
オンまたはオフの状態に応じてデータ（１または０）を
読み出す。このROMは、列方向に並ぶメモリセルの接合
容量がすべてそのままビット線の寄生容量となるので、
大容量化が進んでビット線に接続されるメモリセル数が
増加するのに伴って、当然ながら読み出し動作が遅くな
ってくる。
のは第３図に示すような等価回路となっている。このRO
Mは、MOSFETからなるメモリセルＭを行列状に配置し
て、各メモリセルＭのゲートを行方向に延びるワード線
WL1,WL2,…,WL（nm）に接続すると共に、ソースs,ドレ
インｄを列方向に延びるビット線B1,B2,B3,…,Bi,Bi＋
１に接続している。なお、チップ面積を縮小できるよう
に、隣接するメモリセルのソースs,ドレインｄを１本の
ビット線に接続している。例えば第３図中に矢印で示す
メモリセルＭを読み出す場合、ワード線WL1を高レベ
ル，ビット線B1を接地レベルとし、ビット線B2を図示し
ないセンスアンプに導通する。そして、メモリセルＭの
オンまたはオフの状態に応じてデータ（１または０）を
読み出す。このROMは、列方向に並ぶメモリセルの接合
容量がすべてそのままビット線の寄生容量となるので、
大容量化が進んでビット線に接続されるメモリセル数が
増加するのに伴って、当然ながら読み出し動作が遅くな
ってくる。
最近になって第４図に示すように、メモリセルアレイ
を複数のバンクに区画してビット線の寄生容量を低減さ
せたROM（以下「バンク方式のROM」という）が提案され
ている。このROMは、メモリセルアレイの各列を列方向
に区画して図中に破線で示すバンクBm,2i−1;Bm＋1,2i
−1;…およびBm,2i;Bm＋1,2i;…を構成している。行方
向に並ぶ各バンクBm,2i−2;Bm,2i;…の間に副ビット線S
Bm,2i−2;SBm,2i−1;SBm,2i;…を設けて、第３図に示し
たROMのビット線と同様に、各副ビット線をバンク内の
各メモリセルＭに接続している。さらにこの副ビット線
SBm,2i−2;SBm,2i−1;SBm,2i;…をバンク選択用MOSFET
（トランスファゲートトランジスタ）QOm,2i−2;QOm,2i
−1;QOm,2i;…を介して列方向に延びる主ビット線MBi−
1,MBi,…に接続している。なお、副ビット線２本をまと
めて主ビット線１本に接続している。例えば奇バンクB
m,2i−１に属する１番目のメモリセルＭを選択する場
合、主ビット線MBi−１を接地し、主ビット線MBiをセン
スアンプに導通する。さらに、バンクBm,2i−１を選択
することを表わすバンク選択信号BOmを高レベルにして
バンク選択用MOSFET QOm,2i−2;QOm,2i−１をオンさせ
て、副ビット線SBm,2i−2;SBm,2i−１をそれぞれ主ビッ
ト線MBi−1,MBiに導通する。そして、ワード線WL1を高
レベルにして上記メモリセルＭのデータを読み出す。こ
のように、各列のメモリセルＭの接合容量を列方向に区
分した状態で動作することにより、ビット線の寄生容量
を減少させて、データ読み出し動作の遅延を防止するよ
うにしている。
を複数のバンクに区画してビット線の寄生容量を低減さ
せたROM（以下「バンク方式のROM」という）が提案され
ている。このROMは、メモリセルアレイの各列を列方向
に区画して図中に破線で示すバンクBm,2i−1;Bm＋1,2i
−1;…およびBm,2i;Bm＋1,2i;…を構成している。行方
向に並ぶ各バンクBm,2i−2;Bm,2i;…の間に副ビット線S
Bm,2i−2;SBm,2i−1;SBm,2i;…を設けて、第３図に示し
たROMのビット線と同様に、各副ビット線をバンク内の
各メモリセルＭに接続している。さらにこの副ビット線
SBm,2i−2;SBm,2i−1;SBm,2i;…をバンク選択用MOSFET
（トランスファゲートトランジスタ）QOm,2i−2;QOm,2i
−1;QOm,2i;…を介して列方向に延びる主ビット線MBi−
1,MBi,…に接続している。なお、副ビット線２本をまと
めて主ビット線１本に接続している。例えば奇バンクB
m,2i−１に属する１番目のメモリセルＭを選択する場
合、主ビット線MBi−１を接地し、主ビット線MBiをセン
スアンプに導通する。さらに、バンクBm,2i−１を選択
することを表わすバンク選択信号BOmを高レベルにして
バンク選択用MOSFET QOm,2i−2;QOm,2i−１をオンさせ
て、副ビット線SBm,2i−2;SBm,2i−１をそれぞれ主ビッ
ト線MBi−1,MBiに導通する。そして、ワード線WL1を高
レベルにして上記メモリセルＭのデータを読み出す。こ
のように、各列のメモリセルＭの接合容量を列方向に区
分した状態で動作することにより、ビット線の寄生容量
を減少させて、データ読み出し動作の遅延を防止するよ
うにしている。
＜発明が解決しようとする課題＞ ところで、従来のバンク方式のROMでは、メモリセル
Ｍに加えて２つのバンク選択用MOSFET QOm,2i−２およ
びQOm,2i−１を通して、すなわち３つのMOSFETを通して
読み出しが行われる。このため、メモリセルだけを通し
て読み出しが行われる基本的なROMに比して、ビット線
につながる抵抗が増加して、読み出し動作が遅延すると
いう問題がある。また、バンク選択用MOSFET QOm,2i−
2;QOm,2i−1;…は、副ビット線SBm,2i−2;SBm,2i−1;…
と同様に、行方向に並ぶ各バンクすなわちメモリセルの
各列ごとに狭いピッチで設けられている。このため、十
分なゲート幅を確保することができず、スイッチングの
速さが低下して、読み出し動作が遅延する。このよう
に、従来のバンク方式のROMは、読み出し動作の高速化
の目的を十分に果たせないという問題がある。
Ｍに加えて２つのバンク選択用MOSFET QOm,2i−２およ
びQOm,2i−１を通して、すなわち３つのMOSFETを通して
読み出しが行われる。このため、メモリセルだけを通し
て読み出しが行われる基本的なROMに比して、ビット線
につながる抵抗が増加して、読み出し動作が遅延すると
いう問題がある。また、バンク選択用MOSFET QOm,2i−
2;QOm,2i−1;…は、副ビット線SBm,2i−2;SBm,2i−1;…
と同様に、行方向に並ぶ各バンクすなわちメモリセルの
各列ごとに狭いピッチで設けられている。このため、十
分なゲート幅を確保することができず、スイッチングの
速さが低下して、読み出し動作が遅延する。このよう
に、従来のバンク方式のROMは、読み出し動作の高速化
の目的を十分に果たせないという問題がある。
そこで、この発明の目的は、ビット線での動作遅延を
抑制して、大容量でかつ高速に動作することができる半
導体記憶装置を提供することにある。
抑制して、大容量でかつ高速に動作することができる半
導体記憶装置を提供することにある。
＜課題を解決するための手段＞ 上記目的を達成するために、この発明は、行列状のメ
モリセルアレイの各列を列方向に区画して複数のバンク
を構成し、各バンクごとに副ビット線を設けてバンク内
の各メモリセルに接続し、さらにこの副ビット線をトラ
ンスファゲートトランジスタを介して列方向に延びる主
ビット線に接続して、このメモリセルアレイの特定のメ
モリセルを選択する際に、上記特定のメモリセルが属す
るバンクを選択することを表わすバンク選択信号に基づ
いて上記トランスファゲートを動作させて、上記バンク
の副ビット線を主ビット線に導通して各列のメモリセル
の接合容量を区分した状態で動作することにより、動作
遅延を防止するようにした半導体記憶装置において、上
記副ビット線，主ビット線およびトランスファゲートト
ランジスタを行方向に並ぶメモリセルの２列ごとに列の
間に設けると共に、上記２列の間に、列方向に延び、両
側の各メモリセルにつながる仮想接地線を設けたことを
特徴としている。
モリセルアレイの各列を列方向に区画して複数のバンク
を構成し、各バンクごとに副ビット線を設けてバンク内
の各メモリセルに接続し、さらにこの副ビット線をトラ
ンスファゲートトランジスタを介して列方向に延びる主
ビット線に接続して、このメモリセルアレイの特定のメ
モリセルを選択する際に、上記特定のメモリセルが属す
るバンクを選択することを表わすバンク選択信号に基づ
いて上記トランスファゲートを動作させて、上記バンク
の副ビット線を主ビット線に導通して各列のメモリセル
の接合容量を区分した状態で動作することにより、動作
遅延を防止するようにした半導体記憶装置において、上
記副ビット線，主ビット線およびトランスファゲートト
ランジスタを行方向に並ぶメモリセルの２列ごとに列の
間に設けると共に、上記２列の間に、列方向に延び、両
側の各メモリセルにつながる仮想接地線を設けたことを
特徴としている。
＜作用＞ 各メモリセルの一方の端子は副ビット線に接続され、
さらにトランスファゲートトランジスタを介して主ビッ
ト線に接続されて、ドレインとして機能する。各メモリ
セルの他方の端子は仮想接地線に直接に接続されて、ソ
ースとして機能する。このようにした場合、メモリセル
と１つのトランスファゲートトランジスタを通して読み
出しが行われる。すなわち、従来のバンク方式のROMに
比してトランスファゲートトランジスタの数が１つ減少
する。したがって、従来のバンク方式のROMに比してビ
ット線につながる抵抗が減少して、ビット線での動作遅
延が抑制される。また、上記トランスファゲートトラン
ジスタは、行方向に並ぶメモリセルの２列ごとに１つ設
けられる。したがって、従来のバンク方向のROMに比し
てゲート幅を略２倍にすることができ、これによりスイ
ッチングの速さが向上して、ビット線での動作遅延が抑
制される。このように、ビット線につながるMOSFETの
数，抵抗のいずれの点でも動作遅延が抑制される。した
がって、読み出し動作が高速に行われる。
さらにトランスファゲートトランジスタを介して主ビッ
ト線に接続されて、ドレインとして機能する。各メモリ
セルの他方の端子は仮想接地線に直接に接続されて、ソ
ースとして機能する。このようにした場合、メモリセル
と１つのトランスファゲートトランジスタを通して読み
出しが行われる。すなわち、従来のバンク方式のROMに
比してトランスファゲートトランジスタの数が１つ減少
する。したがって、従来のバンク方式のROMに比してビ
ット線につながる抵抗が減少して、ビット線での動作遅
延が抑制される。また、上記トランスファゲートトラン
ジスタは、行方向に並ぶメモリセルの２列ごとに１つ設
けられる。したがって、従来のバンク方向のROMに比し
てゲート幅を略２倍にすることができ、これによりスイ
ッチングの速さが向上して、ビット線での動作遅延が抑
制される。このように、ビット線につながるMOSFETの
数，抵抗のいずれの点でも動作遅延が抑制される。した
がって、読み出し動作が高速に行われる。
＜実施例＞ 以下、この発明の半導体記憶装置を実施例により詳細
に説明する。
に説明する。
第１図，第２図はそれぞれこの発明の一実施例のROM
の等価回路，パターンレイアウトを示している。第１図
に示すように、このROMは、従来のバンク方式のROMと同
様に、行列状のメモリセルアレイの各列を列方向に区画
して、破線で示す複数のバンクBp−1,2q−2;Bp,2q−2;B
p＋1,2q−2;…;Bp−1,2q＋2;Bp,2q＋2;Bp＋1,2q＋2;…
を構成している。なお、記号Bp,qは、このバンクＢがｐ
段目,q列目に位置することを表している。行方向に並ぶ
２つのバンクＢごとに、すなわちメモリセルＭの２列ご
とに列の間に副ビット線SBを設けている。例えばｐ段目
のバンクBp,2q−２とBp,2q−１の間に副ビット線SBp,q
−1,バンクBp,2qとBp,2q＋１の間に副ビット線SBp,qを
設けている。従来のROMと同様に、各副ビット線SBを両
側に並ぶ各メモリセルＭに接続している。各副ビット線
SBに沿って、列方向に延びる主ビット線MBを設けてい
る。例えば（2q−２）列目と（2q−１）列目の間に主ビ
ット線MBq−1,2q列目と（2q＋１）列目の間に主ビット
線MBqを設けている。そして、列方向に隣り合うバンク
Ｂ間に設けたバンク選択用MOSFET（トランスファゲート
トランジスタ）QEを介して、各副ビット線SBを主ビット
線MBに接続している。例えば、ｐ段目ではバンク選択用
MOSFET QEp,q−1;QEp,qを介してそれぞれ副ビット線SB
p,q−1;SBp,qを主ビット線MBq−1,MBqに接続している。
一方、上記主ビット線MBに挾まれた２列の間には、それ
ぞれ列方向に延びる仮想接地線IGを設け、両側に並ぶ各
メモリセルに接続している。例えば、（2q−１）列目と
2q列目の間に仮想接地線IGq,（2q＋１）列目と（2q＋
２）列目の間に仮想接地線IGq＋１を設けている。
の等価回路，パターンレイアウトを示している。第１図
に示すように、このROMは、従来のバンク方式のROMと同
様に、行列状のメモリセルアレイの各列を列方向に区画
して、破線で示す複数のバンクBp−1,2q−2;Bp,2q−2;B
p＋1,2q−2;…;Bp−1,2q＋2;Bp,2q＋2;Bp＋1,2q＋2;…
を構成している。なお、記号Bp,qは、このバンクＢがｐ
段目,q列目に位置することを表している。行方向に並ぶ
２つのバンクＢごとに、すなわちメモリセルＭの２列ご
とに列の間に副ビット線SBを設けている。例えばｐ段目
のバンクBp,2q−２とBp,2q−１の間に副ビット線SBp,q
−1,バンクBp,2qとBp,2q＋１の間に副ビット線SBp,qを
設けている。従来のROMと同様に、各副ビット線SBを両
側に並ぶ各メモリセルＭに接続している。各副ビット線
SBに沿って、列方向に延びる主ビット線MBを設けてい
る。例えば（2q−２）列目と（2q−１）列目の間に主ビ
ット線MBq−1,2q列目と（2q＋１）列目の間に主ビット
線MBqを設けている。そして、列方向に隣り合うバンク
Ｂ間に設けたバンク選択用MOSFET（トランスファゲート
トランジスタ）QEを介して、各副ビット線SBを主ビット
線MBに接続している。例えば、ｐ段目ではバンク選択用
MOSFET QEp,q−1;QEp,qを介してそれぞれ副ビット線SB
p,q−1;SBp,qを主ビット線MBq−1,MBqに接続している。
一方、上記主ビット線MBに挾まれた２列の間には、それ
ぞれ列方向に延びる仮想接地線IGを設け、両側に並ぶ各
メモリセルに接続している。例えば、（2q−１）列目と
2q列目の間に仮想接地線IGq,（2q＋１）列目と（2q＋
２）列目の間に仮想接地線IGq＋１を設けている。
第２図に示すように、このROMは等価回路を忠実にレ
イアウトしたパターンで構成する。副ビット線SBおよび
仮想接地線IGは金属配線、主ビット線MBは上層金属配線
を用いて形成し、副ビット線と主ビット線は層間にスル
ーホールTHを設けて接続する。バンク選択線BEおよびワ
ード線WLはポリシリコンで形成する。メモリセルＭは、
ワード線WLを挾んで仮想接地線IG側のコンタクトＣと副
ビット線SB側のコンタクトＣとの間に形成する。このよ
うにした場合、トランスファゲートトランジスタQEのゲ
ート幅をメモリセルＭの行方向のピッチの略２倍に設定
することができる。したがって、スイッチングの速さを
向上させることができ、ビット線での動作遅延を抑制す
ることができる。
イアウトしたパターンで構成する。副ビット線SBおよび
仮想接地線IGは金属配線、主ビット線MBは上層金属配線
を用いて形成し、副ビット線と主ビット線は層間にスル
ーホールTHを設けて接続する。バンク選択線BEおよびワ
ード線WLはポリシリコンで形成する。メモリセルＭは、
ワード線WLを挾んで仮想接地線IG側のコンタクトＣと副
ビット線SB側のコンタクトＣとの間に形成する。このよ
うにした場合、トランスファゲートトランジスタQEのゲ
ート幅をメモリセルＭの行方向のピッチの略２倍に設定
することができる。したがって、スイッチングの速さを
向上させることができ、ビット線での動作遅延を抑制す
ることができる。
このROMは次のようにしてデータの読み出しを行う。
例えば、第１図に示したバンクBp,qに属する１番目のメ
モリセルＭのデータを読み出すものとする。まず、上記
メモリセルにつながる仮想接地線IGqを接地レベルにす
る。次に、バンク選択線BEpを高レベルにしてバンク選
択用MOSFET QEp,qをオンさせて、上記メモリセルＭを
副ビット線SBp,qとバンク選択用MOSFET QEp,qを介して
主ビット線MBqに導通する。そして、ワード線WL1を高レ
ベルにして、上記メモリセルがオン，オフいずれの状態
であるかをセンスアンプで判別し、判別した結果をデー
タとして出力する。このように読み出し動作を行う場
合、メモリセルＭとバンク選択用MOSFET QEp,qの２つ
のMOSFETを通して読み出しを行うことができる。すなわ
ち、従来のバンク方式のROMに比してバンク選択用MOSFE
Tの数を１つ減少させることができる。したがって、従
来のバンク方式のROMに比してビット線につながる抵抗
を減少させることができ、ビット線での動作遅延をさら
に抑制することができる。したがって、高速に読み出し
を行うことができる。
例えば、第１図に示したバンクBp,qに属する１番目のメ
モリセルＭのデータを読み出すものとする。まず、上記
メモリセルにつながる仮想接地線IGqを接地レベルにす
る。次に、バンク選択線BEpを高レベルにしてバンク選
択用MOSFET QEp,qをオンさせて、上記メモリセルＭを
副ビット線SBp,qとバンク選択用MOSFET QEp,qを介して
主ビット線MBqに導通する。そして、ワード線WL1を高レ
ベルにして、上記メモリセルがオン，オフいずれの状態
であるかをセンスアンプで判別し、判別した結果をデー
タとして出力する。このように読み出し動作を行う場
合、メモリセルＭとバンク選択用MOSFET QEp,qの２つ
のMOSFETを通して読み出しを行うことができる。すなわ
ち、従来のバンク方式のROMに比してバンク選択用MOSFE
Tの数を１つ減少させることができる。したがって、従
来のバンク方式のROMに比してビット線につながる抵抗
を減少させることができ、ビット線での動作遅延をさら
に抑制することができる。したがって、高速に読み出し
を行うことができる。
なお、メモリセルのオン状態，オフ状態がデータ１ま
たは０のいずれに対応するかは、任意に設定することが
できる。また、メモリセルＭのオン状態，オフ状態は、
イオン注入などにより設定される。
たは０のいずれに対応するかは、任意に設定することが
できる。また、メモリセルＭのオン状態，オフ状態は、
イオン注入などにより設定される。
このROMと第３図に示した従来の基本的なROMのビット
線の寄生容量を比較する。メモリセルアレイの各列はそ
れぞれnm個のメモリセルからなるものとする。この実施
例のROMは、各列がｍ個のバンクＢからなり、各バンク
Ｂはｎ個のメモリセルからなるものとする。読み出し動
作の際、１本の主ビット線MBに対して、選択されたバン
クＢの副ビット線SBの両側の2n個のメモリセルＭと、選
択されなかった（ｍ−１）個のバンク選択用MOSFETとつ
ながる。すなわち、｛2n＋（ｍ−１）｝個のMOSFETがつ
ながる。一方、第３図に示した従来の基本的なROMの場
合、１本のビット線Biに対して、nm個のMOSFETがつなが
る。例えば、ｎ＝16,m＝128のとき、両者のMOSFET数は
それぞれ59個,2048個となる。これにより、この実施例
のROMは、ビット線の寄生容量を効果的に低減できるこ
とがわかる。
線の寄生容量を比較する。メモリセルアレイの各列はそ
れぞれnm個のメモリセルからなるものとする。この実施
例のROMは、各列がｍ個のバンクＢからなり、各バンク
Ｂはｎ個のメモリセルからなるものとする。読み出し動
作の際、１本の主ビット線MBに対して、選択されたバン
クＢの副ビット線SBの両側の2n個のメモリセルＭと、選
択されなかった（ｍ−１）個のバンク選択用MOSFETとつ
ながる。すなわち、｛2n＋（ｍ−１）｝個のMOSFETがつ
ながる。一方、第３図に示した従来の基本的なROMの場
合、１本のビット線Biに対して、nm個のMOSFETがつなが
る。例えば、ｎ＝16,m＝128のとき、両者のMOSFET数は
それぞれ59個,2048個となる。これにより、この実施例
のROMは、ビット線の寄生容量を効果的に低減できるこ
とがわかる。
なお、この実施例はROMとしたが、これに限られるも
のではなく、この発明は他のタイプのメモリにも広く適
用することができる。
のではなく、この発明は他のタイプのメモリにも広く適
用することができる。
＜発明の効果＞ 以上より明らかなように、この発明の半導体記憶装置
は、上記副ビット線，主ビット線およびトランスファゲ
ートトランジスタを行方向に並ぶメモリセルの２列ごと
に列の間に設けると共に、上記２列の間に、列方向に延
び、両側の各メモリセルにつながる仮想接地線を設けて
いるので、読み出し動作時にビット線につながるMOSFET
数を低減すると共に、トランスファゲートトランジスタ
のスイッチング特性を向上させて、ビット線での動作遅
延を防止することができる。したがって、大容量でかつ
高速に動作することができる。
は、上記副ビット線，主ビット線およびトランスファゲ
ートトランジスタを行方向に並ぶメモリセルの２列ごと
に列の間に設けると共に、上記２列の間に、列方向に延
び、両側の各メモリセルにつながる仮想接地線を設けて
いるので、読み出し動作時にビット線につながるMOSFET
数を低減すると共に、トランスファゲートトランジスタ
のスイッチング特性を向上させて、ビット線での動作遅
延を防止することができる。したがって、大容量でかつ
高速に動作することができる。
第１図，第２図はそれぞれこの発明の一実施例のROMの
等価回路、パターンレイアウトを示す図、第３図，第４
図はそれぞれ従来の基本的なROM,バンク方式のROMの等
価回路を示す図である。 Ｂ……バンク、BE……バンク選択線、 IG……仮想接地線、Ｍ……メモリセル、 MB……主ビット線、 QE……バンク選択用MOSFET、 SB……副ビット線、WL……ワード線。
等価回路、パターンレイアウトを示す図、第３図，第４
図はそれぞれ従来の基本的なROM,バンク方式のROMの等
価回路を示す図である。 Ｂ……バンク、BE……バンク選択線、 IG……仮想接地線、Ｍ……メモリセル、 MB……主ビット線、 QE……バンク選択用MOSFET、 SB……副ビット線、WL……ワード線。
Claims (1)
- 【請求項１】行列状のメモリセルアレイの各列を列方向
に区画して複数のバンクを構成し、各バンクごとに副ビ
ット線を設けてバンク内の各メモリセルに接続し、さら
にこの副ビット線をトランスファゲートトランジスタを
介して列方向に延びる主ビット線に接続して、このメモ
リセルアレイの特定のメモリセルを選択する際に、上記
特定のメモリセルが属するバンクを選択することを表わ
すバンク選択信号に基づいて上記トランスファゲートを
動作させて、上記バンクの副ビット線を主ビット線に導
通して各列のメモリセルの接合容量を区分した状態で動
作することにより、動作遅延を防止するようにした半導
体記憶装置において、 上記副ビット線，主ビット線およびトランスファゲート
トランジスタを行方向に並ぶメモリセルの２列ごとに列
の間に設けると共に、 上記２列の間に、列方向に延び、両側の各メモリセルに
つながる仮想接地線を設けたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7644190A JP2554185B2 (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7644190A JP2554185B2 (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276674A JPH03276674A (ja) | 1991-12-06 |
| JP2554185B2 true JP2554185B2 (ja) | 1996-11-13 |
Family
ID=13605240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7644190A Expired - Fee Related JP2554185B2 (ja) | 1990-03-26 | 1990-03-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554185B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69334291D1 (de) * | 1993-05-28 | 2009-08-27 | Macronix Int Co Ltd | Schneller Flash-EPROM-Programmierungs- und Vorprogrammierungsschaltungsentwurf |
| US5563823A (en) * | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
-
1990
- 1990-03-26 JP JP7644190A patent/JP2554185B2/ja not_active Expired - Fee Related
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| JPH03276674A (ja) | 1991-12-06 |
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