JPS62137843A - ゲ−トアレ−デバイス - Google Patents

ゲ−トアレ−デバイス

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JPS62137843A
JPS62137843A JP61289729A JP28972986A JPS62137843A JP S62137843 A JPS62137843 A JP S62137843A JP 61289729 A JP61289729 A JP 61289729A JP 28972986 A JP28972986 A JP 28972986A JP S62137843 A JPS62137843 A JP S62137843A
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JP
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transistor
transistors
gate terminal
line
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JP61289729A
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ハインツ、ペーター、ホルツアツプフエル
ペトラ、ミツヒエル
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Siemens AG
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１つのチップ上の固定的に定められたセル範
囲内に位置しＮチャネルおよびＰチャネルトランジスタ
から成る基本回路を有し、基本回路内のトランジスタが
特殊化のために実現すべき基本機能に相応して互いに接
続され、また基本回路が機能の実現のために配線チャネ
ルを介して互いに接続されるＣＭＯ３技術によるゲート
アレーデバイスに関する。
〔従来の技術〕
ゲートアレーデバイスは公知である（たとえば日立レビ
ュー、第３３巻（１９８４）第５号、第２６１〜２６６
頁）。このようなゲートアレーデバイスでは、１つのチ
ップ上にセル範囲またはセルが特定の配置で設けられて
おり、その上に基本回路が実現されている。このような
ゲートアレーデバイスの一例は第２図に示されている。
ここでは１つのチップＣＨのコア範囲ＫＢ内のセル範囲
ＺＢは行ＺＬ内に配置されている。行ＺＬＯ間に配線チ
ャネルＶＫが位置している。チップのコア範囲の外に接
続個所ＴＰと基本回路により実現され得ない回路とが配
置されていてよい。
基本回路は、特定の仕方でセル範囲ＺＢ内に配置されて
いるＮチャネルおよびＰチャネルトランジスタから成っ
ている。基本回路ごとのＮおよびＰチャネルトランジス
タの接続により基本回路が基本機能の実現のために特殊
化され、またそれに論理機能またはメモリ機能が与えら
れ得る。上記の日立レビューに示されているように、基
本回路はたとえば、１つの入力端および２つの出力端を
有する１つのＲＡＭメモリが生ずるように互いと接続さ
れ得る１０個のトランジスタから成っていてよい。基本
回路内のトランジスタの他の接続によりたとえば論理機
能、たとえばナンド機能が実現され得る。
ゲートアレーデバイス内の個々の基本回路は機能の設計
のために互いに接続されなければならない、この相互接
続は、行ＺＬＯ間に配置され、または行ＺＬを越えて基
本回路から延びていてよい配線チャネルＶＫを介して行
われる。
さまざまな容量のメモリの実現はこれまで種々の方法で
達成された。小さい容量の記憶構造に対しては双安定回
路が使用された。これらは多くのゲートから構成されて
おり、従って情報単位の記憶のためにゲートアレーの比
較的多くの基本回路を必要とする。大きい容量のメモリ
は、一般的なセルとして設計された特定の容量のメモリ
ブロックがチップのコア範囲に組み込めまれることによ
り実現された。この方法は、１つのメモリの容量がこの
一般的なセルのメモリ容量のステップでしか選定され得
ないことに通ずる。最後に、このようなメモリは、配線
チャネルがセル範囲の行の間に配置されなければならな
いので、比較的大きい占有場所を必要とした。
〔発明が解決しようとする問題点〕
本発明の目的は、論理要素も記憶要素も実現し得るよう
に、またメモリの容量をそのつどの需要、にフレキシブ
ルに合わせ得るように、基本回路が実現されているゲー
トアレーデバイスを提供することである。
〔問題点を解決するための手段〕
この目的は、本発四によれば、特許請求の範囲第１項に
記載のゲートアレーデバイスにより達成される。
〔作用効果〕
チップのコア範囲にセル範囲をマトリックス状に配置す
ることにより、チップ上に多数のこのような基本回路を
実現することが可能である。その際に配線チャネルに対
しては特別な範囲がチップ上に設けられない。配線は特
殊化された基本回路を介して行われ、もしくは配線のた
めに特殊化された基本回路は使用されない。このような
構成のゲートアレーデバイスでは、メモリセルへの基本
回路のトランジスタの接続の際にメモリ容量がフレキシ
ブルに形成され得る。
〔実施態様〕
１つの実施例では、基本回路が各３つのＮチャネルトラ
ンジスタおよび各３つのＰチャネルトランジスタから成
り、それらのうちそれぞれＰチャネルトランジスタまた
はＮチャネルトランジスタが行方向に並び合って位置し
、また列方向には各１つのＰチャネルおよびＮチャネル
トランジスタが並び合って位置し、また１つのトランジ
スタ対を形成する。ＲＡＭメモリセルの実現のためには
、２つのトランジスタ対が１つの共通のゲート端子を有
することが有利である。それに対して、リードオンリメ
モリの実現のためには、ただ１つのトランジスタ対が１
つの共通のゲート端子を有することが有利である。
別の実施例では、基本回路が３つのＰチャネルトランジ
スタおよび４つのＮチャネルトランジスタから成ってい
てよい。３つのＰチャネルトランジスタは行方向に並び
合って位置し、また同一のチャネル幅を有し、３つのＮ
チャネルトランジスタは行方向に並び合って位置し、ま
た同じく同一のチャネル幅を有する。それぞれ３つのＮ
チャネルトランジスタおよび３つのＰチャネルトランジ
スタは列方向に重なり合って位置し、第４のＮチャネル
トランジスタは３つのＰチャネルおよび３つのＮチャネ
ルトランジスタにより占められる基本回路の範囲の外に
位置し、また小さいチャネル幅を有する。
これらの基本回路により、書込みおよび読出しのための
単一の入力線のみを有するメモリセルが実現され得る。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図には、１つのチップＣＨＯ上に基本回路に対する
セル範囲ＺＢが、行ＺＬおよび列ＳＰから成るマトリッ
クスの形態に配置されているゲートアレーデバイスが示
されている。マトリックスはチップＣＨのコア範囲ＫＢ
全体を満たしている。
チップＣＨの縁には、基本回路により実現可能でない回
路が配置され得るし、またはそこに接続個所ＴＰが取り
付けられる。
第１図を第２図と比較すると、第１図によるゲートアレ
ーデバイスではコア範囲内に専ら基本回路が設けられて
いることがわかる。第２図の場合のような特別な配線チ
ャネルはもはや存在しない。
それによって、このような配線チャネルの占有場所も省
略される。
セル範囲ＺＢ内の基本回路はたとえば第３図のように６
つのトランジスタから成っていてよい。
その際、３つのＮチャネルトランジスタＴ１、Ｔ３、Ｔ
５および３つのＰチャネルトランジスタＴ２、Ｔ４、Ｔ
６が設けられている。ＮチャネルトランジスタもＰチャ
ネルトランジスタも並び合ってセル範囲マトリックスの
行方向に配置されている。マトリックスの列方向にはそ
れぞれ１つのＰチャネ゛ルトランジスタおよび１つのＮ
チャネルトランジスタが重なり合って位置している。Ｐ
チャネルトランジスタＴ６およびＮチャネルトランジス
タＴ５またはＰチャネルトランジスタＴ４およびＮチャ
ネルトランジスタＴ３のゲート端子はそれぞれ互いに接
続されてルする。
第３図中に示されている他の構造は公知であり、従って
列挙するにとどめる。ＤＦはトランジスタの拡散領域、
ＧＴはゲート範囲、ｐｗはＮチャネルトランジスタに対
するＰ凹み、ＦＥはフィールドインプランテーション、
ＷＫＴは凹み接触部、またＳＫＴは基板接触部である。
ＶＤＤまたはＶＳＳは電位ＶＤＤおよびＶＳＳにたいす
る導体帯である。
第４図には基本回路の第２の実施例が示されている。こ
の実施例が第３図の実施例と異なる点は、Ｐチャネルト
ランジスタＴ４およびＮチャネルトランジスタＴ３が共
通のゲート端子を有していないことのみである。この実
施例はリードオンリメモリの実現のために特に通してい
る。
特に第３図または第４図の基本回路に適しているＳＲＡ
ＭメモリセルＳＺＩの１つの回路が第５図に示されてい
る。メモリセルＳＺ１はトランジスタＴ３、Ｔ４、Ｔ５
、Ｔ６を有するメモリ要素ＳＥＬおよびトランジスタＴ
１およびＴ２を有する駆動回路ＡＳＩから成っている。
第５図のメモリ要素はたとえばバー、ヴ１イス（Ｈ，Ｗ
ｅｉｓｓ）、カー、ホーニンガー（Ｋ　、　Ｈｏｒｎ　
ｉｎｇｅｒ著「）集積ＭＯＳ回路」スプリンガー出版（
Ｓｐｒｉｎｇｅｒ　Ｖｅｒｌａｇ）、１９８２、第２２
９頁から公知である。それに対して駆動回路は公知のも
のと異なっている。この駆動回路は、ソース−ドレイン
間電流通路が並列に接続されているＮチャネルトランジ
スタＴ１およびＰチャネルトランジスタ下２から成って
いる。
Ｐチャネルトランジスタ下２のゲート端子は駆動線Ｗ′
と、またＮチャネルトランジスタＴ１のゲート端子は駆
動線Ｗと接続されている。トランジスタＴｌおよびＴ２
のソース−ドレイン間電流通路の並列回路はビット線Ｂ
Ｌとトランジスタ対Ｔ３、Ｔ４の共通のゲート端子との
間に接続されている。
駆動回路ＡＳＩの図示されている実施例は、メモリ要素
ＳＥＩへの情報書込みの際またはメモリ要素ＳＥＬから
の情報読出しの際に、適当なトランジスタＴＩおよびＴ
２が導通状態に制御され得ることである。メモリセルへ
の書込みの際には駆動信号が導線Ｗにも導線Ｗ′にも与
えられ、従ってまた両トランジスタＴ１およびＴ２が導
通状態に制御され得る。それによって、メモリ要素ＳＥ
１がビット線ＢＬ上の情報に相応して迅速に充放電する
ことが可能である。それに対して、メモリ要素ＳＥＩか
らの情報の読出しの際には、メモリ要素ＳＥＩ内に含ま
れている情報が乱されることが防止されていなければな
らない。この理由から、読出しの際に比較的大きい抵抗
を形成するＰチャネルトランジスタ下２のみが導通状態
に制御される。
第５図によるメモリセルへの情報の書込みの際の時間的
関係が第８図のタイムダイアダラムに示されている。こ
の図には駆動線ＷおよびＷ′上の信号およびビット線Ｂ
Ｌ上の信号が時間ｔを横軸にとって示されている。先ず
書込むべき情報がビット線ＢＬに与えられ、またこれが
相応に再充電され、また次いで両駆動線ＷおよびＷ′に
信号が与えられ、これらの信号によりトランジスタＴ１
およびＴ２が導通状態に制御される。それに対して読出
し過程では駆動信号のみが駆動線Ｗ′に与えられ、また
それによりＰチャネルトランジスタ下２が導通状態に制
御される。
たとえば第５図によるメモリセルに相応する第３図によ
る基本回路の特殊化が第６図に示されている。第６図中
でトランジスタＴ１ないしＴ６は第５図のメモリセルの
場合と同様の参照符号を付されている。さらに、第５図
中の数字に相応する数字が付されている。いかに個々の
トランジスタが接続されているか、またいかにトランジ
スタＴ４およびＴ６が電位■ＳＳに、またはトランジス
タＴ３およびＴ５が電位ＶＤＤに接続されているかが容
易にわかる。データはそれぞれ入力端３を経てメモリ要
素ＳＥ１へ書込まれ、または入力端３を経てビット線Ｂ
Ｌ上へ読出される。
第７図には、第６図のメモリセルの断面が示されている
。全構造がＮ基板ＳＵ内に配置されている。Ｐチャネル
トランジスタＴ２、Ｔ６、Ｔ４は並び合って位置してい
る。トランジスタＴ６およびＴ４の拡散領域ＤＩＦＦは
アルミニウムから成る導体ＡＬＬと接続されている。相
応のことがトランジスタＴ４の他の拡散領域にも当ては
まる。
トランジスタの上側にアルミニウムから成る別の導体Ａ
Ｌ２が導かれており、それを介してたとえば基本回路ま
たはメモリセルの相互配線が行われる。メモリセルの他
の構成は第７図から明らかであり、これ以上説明する必
要はない。
第９図には、チップ上に設けられておりメモリセルＳＺ
Ｉとして特殊化されている基本回路がいかにして１つの
メモリとして接続され得るかが示されている。各ピント
線ＢＬはビット線ドライバＢＴおよび読出し増幅器ＬＶ
と接続されている。
情報がメモリへ書込まれるか、または情報がメモリから
読出されるかに応じて、ビット線ドライバＢＴまたは読
出し増幅器ＬＶが能動的である。読出し増幅器またはビ
ット線ドライバおよび別のビット線デコーダＢＤがメモ
リの縁に配置されており、また同じく基本回路により実
現されている。
第１および第２の駆動線ｗＳｗ’はワード線デコーダＷ
Ｄに通じており、それを介してメモリセルの所望の行が
選択される。選択はアドレスＡＤＲにより行われ、この
アドレスはビット線の選択のためにも使用される。
第１０図には基本回路の第３の実施例が示されている。
これは７つのトランジスタ、詳細には４つのＮチャネル
トランジスタおよび３つのＰチャネルトランジスタから
成っている。Ｐチャネルトランジスタは参照符号Ｔ２０
、Ｔ２Ｏ、Ｔ２Ｏを付されており、またすべて間−のチ
ャネル幅を有する。Ｎチャネルトランジスタのうちの３
つ、詳細には参照符号Ｔｌ０１Ｔ３０、Ｔ２Ｏを付され
ているトランジスタは同一のチャネル幅を有するが、第
４のＮチャネルトランジスタＴ７０ははるかに小さいチ
ャネル幅を有する。
ＰチャネルトランジスタＴ２０、Ｔ２Ｏ、Ｔ２Ｏおよび
ＮチャネルトランジスタＴｌ０１Ｔ３０、Ｔ２Ｏはそれ
ぞれマトリックスの行方向に並び合って位置している。
第１０図による実施例では、ＰチャネルトランジスタＴ
５０のゲート端子はＮチャネルトランジスタＴ４０のゲ
ート端子と接続されている。第１０図に示されている他
の構造は公知であり、これ以上説明する必要はない。
第１０図による７つのトランジスタから成る基本回路に
より、第１１図に示されているように、メモリセルＳＺ
２が実現され得る。このメモリセルはメモリ要素ＳＥ２
および駆動回路ＡＳ２から成っている。このメモリ要素
が第５図のメモリ要素と異なる点は、２つの追加的なト
ランジスタＴ３０およびＴ２Ｏが設けられており、これ
らが駆動線ＷおよびＷ′と接続されていることである。
それに対して、駆動回路は単一のトランジスタＴ７０、
すなわち小さいチャネル幅を有するトランジスタから成
っている。
トランジスタＴ７０は、選択線ＳＷ上の選択信号に関係
してメモリ要素ＳＥ２内の情報をビット線ＢＬに接続す
る（またはその逆の接続をする）データ転送トランジス
タとして作動する。情報がメモリ要素へ書込まれるべき
であれば、書込み線ＷおよびＷ′上の信号によりトラン
ジスタＴ３０およびＴ２Ｏが遮断され、従って内部節点
に１が先ずその電荷を保有する。データ転送トランジス
タＴ７０が導通状態に制御される。ビット線が高抵抗状
態にある場合には、節点に２もその蓄積されている電荷
の大部分を保有する。ビット線ＢＬが低抵抗状態にあれ
ば、節点に２は再充電される。
書込み線ＷおよびＷ′上の書込み信号が再び消滅すると
、トランジスタＴ３０およびＴ２Ｏは導通状態に移行し
、またトランジスタＴ５０およびＴ２Ｏは節点に２に蓄
積されている電荷に基づいて節点に１を再充電する。続
いて選択信号が再び断たれ、またデータ転送トランジス
タＴ７０は遮断状態に移行する。
第１１図によるメモリセルの回路は第５図のメモリセル
にくらべて、トランジスタＴ３０およびＴ２Ｏに基づい
てメモリ要素に書込まれる必要がな（、従って書込み過
程がより迅速にかつより高い信頼性をもって行われ、ま
たより弱いビット線ドライバで十分であるという利点を
有する。
第１１図によるメモリセルに相応する第１０図による基
本回路の特殊化が第１２図に示されている。この図から
、いかにトランジスタが互いに接続されているかがよく
わかる。さらに、第１２図には、いかにトランジスタＴ
６０またはＴ２Ｏが電位ＶＤＤまたは■ＳＳと接続され
ているか、またいかに選択線Ｓ　Ｗおよびビット線ＢＬ
がデータ転送トランジスタＴ７０と接続されているかが
示されている。ビット線ＢＬを経て情報の書込みも情報
の読出しも行われる。
第１１図のメモリセルによる１つのメモリの原理的構成
が第１３図に示されている。第９図のメモリと異なる点
は、第１３図では書込み線ＷおよびＷ′に対して追加的
に選択線ＳＷが必要であることである。ビット線には同
じく情報の書込みまたは情報の読出しのためのビット線
ドライバＢＴおよび読出し増幅器り、Ｖが接続されてい
る。ビット線および書込みおよび読出し線の選択は、ピ
ント線デコーダＢＤおよびワード線デコーダＷＤに与え
られるアドレスＡＤＲにより行われる。
第３図、第４図および第１０図による基本回路はリード
オンリメモリ　（ＲＯＭ）の実現のためにも利用され得
る。第３図の実施例により２つのメモリ要素が、第４図
の実施例により４つのメモリ要素が、また第１０図の実
施例により同じく４つのメモリ要素が基本回路ごとに実
現され得る。
第１４図には、４ビットＲＯＭセルとしての基本回路の
特殊化が示されており、その際に特殊化は拡散接触部を
介して、またはゲート接触部を介して行われ得る。この
回路の作動原理は、列線ＳＬが充電タイミングで予充電
トランジスタＴＥを介して予充電され、次い−で行線Ｚ
ＬＡまたはＺＬＡに読出し信号が与えられ、また続いて
列選択トランジスタＴＣにより列線の評価が読出し増幅
器により行われることにある。行線ＺＬＡまたはＺＬＡ
上の信号により、相応の列線が、列および行線の交差点
に配室されている（第１４図中に示されているような）
トランジスタが行線に接続されているとき、またはトラ
ンジスタのソースが列線ＳＬに接続されているときにの
み放電される。そうでない場合には、相応の列線は放電
されない。
こうしてメモリセルのプログラミングが、行線ＺＬＡま
たはＺＬＡとのゲート接触により、ゲート端子への２値
“０”または“１”に相応する電位の印加により、また
はけ線と接続されているゲート端子における列線へのト
ランジスタのソース端子の接触または非接触により行わ
れ得る。基本回路はメモリ要素として使用可能であるＰ
チャネルトランジスタもＮチャネルトランジスタも含ん
でいるので、行選択信号は行線ＺＬＡには反転されて、
また行線ＺＬＡには反転されずに供給されなければなら
ない。
【図面の簡単な説明】
第１図は本発明によるマトリックス形式のゲートアレー
デバイスの配置図、第２図は公知のゲートアレーデバイ
スの配置図、第３図は６つのトランジスタから成る基本
回路の第１の実施例の配置図、第４図は６つのトランジ
スタから成る基本回路の第２の実施例の配置図、第５図
は６つのトランジスタにより１つのメモリセルを本発明
により実現した実施例の配置図、第６図は第５図による
１つのメモリセルへの基本回路１および２の特殊化を示
す図、第７図は第６図のメモリセルの断面図、第８図は
第５図によるメモリセルにおける書込み過程を示すタイ
ムダイアグラム、第９図は第５図によるメモリセルから
成るメモリを駆動するための回路を示す図、第１０図は
７つのトランジスタから成る基本回路の第３の実施例の
配置図、第１１図は７つのトランジスタを有するメモリ
セルの第２の実施例の回路図、第１２図は第１１図のメ
モリセルによる基本回路の第３の実施例の特殊化を示す
図、第１３図は第１０図によるメモリセルから成る１つ
のメモリを駆動するためめ回路の回路図、第１４図は第
５図または第１１図によるメモリセルにより１つのり一
ドオンリメモリを実現した例の回路図である。 ＡＳ・・・駆動回路、ＢＤ・・・ビット線デコーダ、Ｂ
Ｌ・・・ビット線、ＢＴ・・・ビット線ドライバ、ＣＨ
・・・チップ、ＫＢ・・・コア範囲、ＬＶ・・・読出し
増幅器、ＳＥ・・・メモリ要素、ＳＰ・・・列、ＳＷ・
・・選択線、ＳＺ・・・メモリセル、Ｔ・・・トランジ
スタ、ＴＰ・・・接げと（置所、ＶＤＤ、ＶＳＳ・・・
固定電位、Ｗ、Ｗ’・・・駆動線、Ｖ、／　Ｄ・・・ワ
ード線デコーダ、ＺＢ・・・セル範囲、２１、・・・行
、ＺＬＡ、ＺＬＡ・・・行選択線。 ＋６１１８＞　１＝、２、人；１−１上′、４τは　？
、ぞ、　・；・ｒ”−コ、゛、 【゛）：ハ゛： Ｉ０３ ＦＩＧ　４ ＦＩＧ６ ＦＩＧ７ Ｏ ＦＩＧ８ Ｗ−一　−−１−人一−−−　　−Ｊ−一一−Ｗｌ−−
−−＋＋　　＋＋−シＪ− ＢＬ／−一一　　　　　−ｍ−Ｘ−− →ｔ ＦＩＧ　１０

Claims (1)

  1. 【特許請求の範囲】 １）１つのチップ上の固定的に定められたセル範囲内に
    位置しＮチャネルおよびＰチャネルトランジスタから成
    る基本回路を有し、基本回路内のトランジスタが特殊化
    のために実現すべき基本機能に相応して互いに接続され
    、また基本回路が機能の実現のために配線チャネルを介
    して互いに接続されるゲートアレーデバイスにおいて、 セル範囲（ＺＢ）が直接に並び合ってマトリックス状に
    行（ＺＬ）および列（ＳＰ）内に配置されており、 基本回路の相互配線が特殊化された、または特殊化され
    ていない基本回路を介して、または特殊化されていない
    基本回路の使用のもとに行われ、 基本回路が必要な基本機能に相応して論理セルとして、
    またはメモリセルとして接続されている ことを特徴とするゲートアレーデバイス。 ２）基本回路が３つのＮチャネルトランジスタ（Ｔ１、
    Ｔ３、Ｔ５）および３つのＰチャネルトランジスタ（Ｔ
    ２、Ｔ４、Ｔ６）から成り、それらのうちそれぞれＰチ
    ャネルトランジスタまたはＮチャネルトランジスタが行
    方向に並び合って位置し、また列方向には各１つのＰチ
    ャネルおよびＮチャネルトランジスタが並び合って位置
    し、また１つのトランジスタ対を形成することを特徴と
    する特許請求の範囲第１項記載のデバイス。 ３）基本回路あたり２つのトランジスタ対が１つの共通
    のゲート端子を有することを特徴とする特許請求の範囲
    第２項記載のデバイス。 ４）基本回路あたり１つのトランジスタ対が１つの共通
    のゲート端子を有することを特徴とする特許請求の範囲
    第２項記載のデバイス。 ５）ａ）基本回路のトランジスタ（Ｔ１、Ｔ２、Ｔ３、
    Ｔ４、Ｔ５、Ｔ６）がメモリ要素（ＳＥ１）および駆動
    回路（ＡＳ１）から成るメモリセル（ＳＺ１）として接
    続されており、ｂ）メモリ要素（ＳＥ１）が共通のゲー
    ト端子を有する第１のトランジスタ対（Ｔ４、Ｔ３）お
    よび第２のトランジスタ対（Ｔ５、Ｔ６）から成り、 ｂ、１）トランジスタ対の制御される電流通路が互いに
    接続されており、 ｂ、２）第１のトランジスタ対（Ｔ４、Ｔ３）のゲート
    端子が第２のトランジスタ対（Ｔ５、Ｔ６）の制御され
    る電流通路の接続点と接続されており、 ｂ、３）第１のトランジスタ対（Ｔ４、Ｔ３）の制御さ
    れる電流通路の接続点が第２トランジスタ対（Ｔ５、Ｔ
    ６）のゲート端子と接続されており、 ｂ、４）Ｐチャネルトランジスタ（Ｔ４、Ｔ６）の他の
    端子が第１の固定電位（ＶＣＣ）に接続されており、 ｂ、５）Ｎチャネルトランジスタ（Ｔ３、Ｔ５）の他の
    端子が第２の固定電位（ＶＳＳ）に接続されており、 ｃ）駆動回路（ＡＳ１）が第３のトランジスタ対（Ｔ１
    、Ｔ２）から成り、このトランジスタ対ではトランジス
    タの制御される電流通路が並列に接続されており、 ｃ、１）並列に接続されている電流通路の一方の接続点
    が１つのビット線８（ＢＬ）に接続されており、 ｃ、２）並列に接続されている電流通路の他方の接続点
    が第１のトランジスタ対（Ｔ３、Ｔ４）のゲート端子に
    接続されており、 ｃ、３）Ｎチャネルトランジスタ（Ｔ１）のゲート端子
    が第１の駆動線（Ｗ）と接続されており、 ｃ、４）Ｐチャネルトランジスタ（Ｔ２）のゲート端子
    が第２の駆動線（Ｗ′）と接続されている ことを特徴とする特許請求の範囲第２項ないし第４項の
    いずれか１項に記載のデバイス。 ６）メモリ要素（ＳＥ１）への情報の書込みのために駆
    動回路（ＡＳ１）のトランジスタ（Ｔ１、Ｔ２）が駆動
    線（Ｗ、Ｗ′）上の駆動信号により制御されることを特
    徴とする特許請求の範囲第５項記載のデバイス。 ７）メモリ要素（ＳＥ１）からの情報の読出しの際にＰ
    チャネルトランジスタ（Ｔ２）が第２の駆動線（Ｗ′）
    上の信号により導通状態に制御されていることを特徴と
    する特許請求の範囲第５項または第６項記載のデバイス
    。 ８）基本回路が７つのトランジスタ（Ｔ１０、Ｔ２０、
    Ｔ３０、Ｔ４０、Ｔ５０、Ｔ６０、Ｔ７０）から成り、
    それらのうち３つは１つの伝導形式、また４つはそれに
    対して相補性の伝導形式であることを特徴とする特許請
    求の範囲第１項記載のデバイス。 ９）３つのＰチャネルトランジスタ（Ｔ２０、Ｔ５０、
    Ｔ６０）および４つのＮチャネルトランジスタ（Ｔ１０
    、Ｔ３０、Ｔ４０、Ｔ７０）が設けられており、 ３つのＰチャネルトランジスタが行方向に並び合って位
    置し、また同一のチャネル幅を有し、３つのＮチャネル
    トランジスタ（Ｔ１０、Ｔ３０、Ｔ４０）が行方向に並
    び合って位置し、また同一のチャネル幅を有し、 列方向にはそれぞれ１つのＮチャネルおよびＰチャネル
    トランジスタが並び合って位置し、第４のＮチャネルト
    ランジスタがより小さいチャネル幅を有し、また３つの
    Ｐチャネルおよび３つのＮチャネルトランジスタ（Ｔ１
    ０、Ｔ２０、Ｔ３０、Ｔ４０、Ｔ５０、Ｔ６０）により
    占められる基本回路の範囲の外に位置することを特徴と
    する特許請求の範囲第８項記載のデバイス。 １０）Ｎチャネルトランジスタ対（Ｔ４０、Ｔ５０）が
    １つの共通のゲート端子を有することを特徴とする特許
    請求の範囲第９項記載のデバイス。 １１）ａ）基本回路のトランジスタがメモリ要素（ＳＥ
    ２）およびデータ転送トランジスタ（ＡＳ２）から成る
    メモリセル（ＳＺ２）として接続されており、 ｂ）メモリ要素（ＳＥ２）が第１のトランジスタ対（Ｔ
    １０、Ｔ２０）および第２のトランジスタ対（Ｔ４０、
    Ｔ５０）から成り、 それらのうち各々が１つの共通のゲート端子を有し、ま
    たそれらのうち各々が互いに接続されている制御される
    電流通路を有し、ｂ、１）第１のトランジスタ対（Ｔ１
    ０、Ｔ２０）のゲート端子が第２のトランジスタ対（Ｔ
    ５０、Ｔ４０）の制御される電流通路の接続点に接続さ
    れており、 ｂ、２）第１のトランジスタ対（Ｔ１０、Ｔ２０）の制
    御される電流通路の接続点が第２のトランジスタ対（Ｔ
    ４０、Ｔ５０）のゲート端子に接続されており、 ｂ、３）第３のＰチャネルトランジスタ（Ｔ６０）が、
    信号がそのゲート端子と接続されている第１の書込み線
    （Ｗ）を介して与えられているならば、第２のトランジ
    スタ対のＰチャネルトランジスタ（Ｔ５０）の制御され
    る電流通路の他の端子を第１の固定電位（ＶＤＤ）と接
    続し、 ｂ、４）第３のＮチャネルトランジスタ（Ｔ３０）が、
    信号がそのゲート端子と接続されている第２の書込み線
    （Ｗ′）を介して与えられているならば、第２のトラン
    ジスタ対のＮチャネルトランジスタ（Ｔ４０）の制御さ
    れる電流通路の他の端子を第２の固定電位（ＶＳＳ）と
    接続し、 ｃ）ビット線（ＢＬ）と第１のトランジスタ対（Ｔ１０
    、Ｔ２０）のゲート端子との間に小さいチャネル幅を有
    するデータ転送トランジスタ（Ｔ７０）の制御される電
    流通路が配置されており、そのゲート端子が選択回路（
    ＳＥ）に接続されている、 ことを特徴とする特許請求の範囲第８項ないし第１０項
    のいずれか１項に記載のデバイス。 １２）メモリセル（ＳＺ２）に情報を書込むため書込み
    線（Ｗ、Ｗ′）に信号が与えられ、それにより第３のＰ
    チャネルトランジスタ（Ｔ６０）および第３のＮチャネ
    ルトランジスタ（Ｔ３０）が遮断され、 次いで駆動線（ＳＷ）に駆動信号が与えられ、この駆動
    信号がデータ転送トランジスタ（Ｔ７０）を導通状態に
    制御し、またそれによりビット線（ＢＬ）上の情報をメ
    モリ要素（ＳＥ２）に通し、 書込み線（Ｗ、Ｗ′）上の信号状態が、第３のＰチャネ
    ルトランジスタ（Ｔ６０）および第３のＮチャネルトラ
    ンジスタ（Ｔ３０）が再び導通状態に制御されるように
    変更され、 駆動線（ＳＥ）上の駆動信号が除去され、またそれによ
    りデータ転送トランジスタ（Ｔ７０）が遮断される ことを特徴とする特許請求の範囲第１１項記載のデバイ
    ス。 １３）基本回路ごとに１つのリードオンリメモリ（ＲＯ
    Ｍ）を発生するため、共通のゲート端子を有していない
    トランジスタのゲート端子が記憶すべき情報に関係して
    行選択回路（ＺＬＡ）と接続されており、または接続さ
    れておらず、トランジスタの制御される電流通路の一方
    の端子が固定電位（ＶＳＳ）と、また制御される電流通
    路の他方の端子が列線（ＳＬ）と接続されている ことを特徴とする特許請求の範囲第２項または第８項記
    載のデバイス。 １４）記憶のために使用されるトランジスタのソース端
    子が列線（ＳＬ）と、またドレイン端子が固定電位（Ｖ
    ＳＳ）と接続されており、 Ｎチャネルトランジスタのゲート端子が、行選択信号が
    読出しのために与えられている行選択回路（ＺＬＡ）と
    接続されており、または接続されておらず、 Ｐチャネルトランジスタのゲート端子が、行選択信号が
    読出しのために反転されて与えられている行選択線（＠
    Ｚ＠ＬＡ）と接続されており、または接続されていない ことを特徴とする特許請求の範囲第１３項記載のデバイ
    ス。 １５）１つのリードオンリメモリを発生するため、記憶
    のために使用されるトランジスタのゲート端子が行選択
    線（ＺＬＡ、＠Ｚ＠ＬＡ）と、これらのトランジスタの
    ソース端子が記憶すべき情報に関係して列線（ＳＬ）に
    接続されており、または接続されておらず、またこれら
    のトランジスタのドレイン端子が固定電位（ＶＳＳ）に
    接続されていることを特徴とする特許請求の範囲第２項
    または第８項記載のデバイス。
JP61289729A 1985-12-06 1986-12-03 ゲ−トアレ−デバイス Pending JPS62137843A (ja)

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