JP3350241B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3350241B2 JP3350241B2 JP22224394A JP22224394A JP3350241B2 JP 3350241 B2 JP3350241 B2 JP 3350241B2 JP 22224394 A JP22224394 A JP 22224394A JP 22224394 A JP22224394 A JP 22224394A JP 3350241 B2 JP3350241 B2 JP 3350241B2
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- bit lines
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Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【0002】
【従来の技術】近年、DRAMのメモリセルアレイの高
集積化のため、従来の8F2 型(Fは最小デザインルー
ル)の面積を有するメモリセルから、4F2 型(クロス
ポイント型)や6F2 型のメモリセルが提案されてい
る。しかしながら、4F2 や6F2 型のメモリセルでは
通過ワード線の形成が困難なため、ワード線とビット線
の交点に必ずメモリセルが存在する。よって、選択した
ワード線に交差する全ビット線にメモリセルのデータが
読み出される。このため、ビット線とリファレンスビッ
ト線がセンスアンプの両側に開いた、いわゆるオープン
ビット線方式を用いることになり、従来の8F2 型のメ
モリセルで用いられていたフォールデッドビット線方式
に比べ、ノイズやソフトエラーに弱く、従って動作マー
ジンが大きく低下してしまうという問題があった。
集積化のため、従来の8F2 型(Fは最小デザインルー
ル)の面積を有するメモリセルから、4F2 型(クロス
ポイント型)や6F2 型のメモリセルが提案されてい
る。しかしながら、4F2 や6F2 型のメモリセルでは
通過ワード線の形成が困難なため、ワード線とビット線
の交点に必ずメモリセルが存在する。よって、選択した
ワード線に交差する全ビット線にメモリセルのデータが
読み出される。このため、ビット線とリファレンスビッ
ト線がセンスアンプの両側に開いた、いわゆるオープン
ビット線方式を用いることになり、従来の8F2 型のメ
モリセルで用いられていたフォールデッドビット線方式
に比べ、ノイズやソフトエラーに弱く、従って動作マー
ジンが大きく低下してしまうという問題があった。
【0003】このような問題を回避するため、ビット線
を階層構成にしてフォールデッドビット線方式を実現す
るという提案がある。その1つは、Ashwin H.Shah, et
al" A 4Mb DRAM with Cross-point Trench Transistor
Cell ",ISSCC86(p.268-269(1986)に開示されており、図
9に示すような構成を有する。もう1つは、J.H.Ahn, e
t al " Bidirectional Matched Global Bit Line Sche
me for High Density DRAMs ", Symp.VLSI Cir.Dig.Tec
h.papers.p.91-92(1993)に開示されており、図11に示
すような構成を有する。
を階層構成にしてフォールデッドビット線方式を実現す
るという提案がある。その1つは、Ashwin H.Shah, et
al" A 4Mb DRAM with Cross-point Trench Transistor
Cell ",ISSCC86(p.268-269(1986)に開示されており、図
9に示すような構成を有する。もう1つは、J.H.Ahn, e
t al " Bidirectional Matched Global Bit Line Sche
me for High Density DRAMs ", Symp.VLSI Cir.Dig.Tec
h.papers.p.91-92(1993)に開示されており、図11に示
すような構成を有する。
【0004】図から明らかなように、これらはいずれも
センスアンプを1組の上層ビット線対の両側に設け、新
たに設けたスイッチによって2本の下層ビット線に読み
だしたデータを上記の両センスアンプのそれぞれの上層
ビット線へと振り分けるものである。このため、フォー
ルデッドビット線方式で読み出すことができるため、動
作マージンは向上するものの、センスアンプを上層ビッ
ト線対の両側に設けているため、センスアンプが従来の
倍の数必要となってチップ面積が大きくなってしまうと
いう欠点があった。さらに、新たに設けたスイッチ(ト
ランジスタ)も、各下層ビット線−上層ビット線間に1
つずつ必要になるとともに、上層ビット線間のスイッチ
も必要となり、この分の面積増大によりチップ面積が増
大してしまうという欠点があった。
センスアンプを1組の上層ビット線対の両側に設け、新
たに設けたスイッチによって2本の下層ビット線に読み
だしたデータを上記の両センスアンプのそれぞれの上層
ビット線へと振り分けるものである。このため、フォー
ルデッドビット線方式で読み出すことができるため、動
作マージンは向上するものの、センスアンプを上層ビッ
ト線対の両側に設けているため、センスアンプが従来の
倍の数必要となってチップ面積が大きくなってしまうと
いう欠点があった。さらに、新たに設けたスイッチ(ト
ランジスタ)も、各下層ビット線−上層ビット線間に1
つずつ必要になるとともに、上層ビット線間のスイッチ
も必要となり、この分の面積増大によりチップ面積が増
大してしまうという欠点があった。
【0005】
【発明が解決しようとする課題】このように、従来提案
されている階層ビット線方式によりフォールデッドビッ
ト線方式を実現するメモリセル構成では、センスアンプ
を上層ビット線対ごとに従来の2倍の2つずつ必要とな
ることから、また、各ビット線間のスイッチが多数必要
となることから、チップ面積が増大するという欠点があ
った。
されている階層ビット線方式によりフォールデッドビッ
ト線方式を実現するメモリセル構成では、センスアンプ
を上層ビット線対ごとに従来の2倍の2つずつ必要とな
ることから、また、各ビット線間のスイッチが多数必要
となることから、チップ面積が増大するという欠点があ
った。
【0006】本発明の半導体記憶装置はこのような課題
に着目してなされたものであり、その目的とするところ
は、チップ面積の増大を最小限に抑えつつ、階層ビット
線構成を用いたフォールデッドビット線方式の4F2 型
や6F2 型のメモリセルを実現できる半導体記憶装置を
提供することにある。
に着目してなされたものであり、その目的とするところ
は、チップ面積の増大を最小限に抑えつつ、階層ビット
線構成を用いたフォールデッドビット線方式の4F2 型
や6F2 型のメモリセルを実現できる半導体記憶装置を
提供することにある。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに、第1の発明に係る半導体記憶装置は、一対のビッ
ト線と、前記一対のビット線の一方のビット線に対して
選択手段を介して接続された第1のビット線と、前記一
対のビット線の他方のビット線に対して直接接続された
第2のビット線と、前記第1のビット線に接続されるメ
モリセルと、前記第2のビット線に接続されるメモリセ
ルとを共通に接続するワード線と、前記一対のビット線
の両方に接続された単一のセンスアンプと、前記選択手
段を制御して、メモリセルのデータを前記第1のビット
線から前記一対のビット線の一方のビット線上へ読み出
す動作と、メモリセルのデータを前記第2のビット線か
ら前記一対のビット線の他方のビット線上へ読み出す動
作とを、時系列的に行なう制御手段とを具備する。
めに、第1の発明に係る半導体記憶装置は、一対のビッ
ト線と、前記一対のビット線の一方のビット線に対して
選択手段を介して接続された第1のビット線と、前記一
対のビット線の他方のビット線に対して直接接続された
第2のビット線と、前記第1のビット線に接続されるメ
モリセルと、前記第2のビット線に接続されるメモリセ
ルとを共通に接続するワード線と、前記一対のビット線
の両方に接続された単一のセンスアンプと、前記選択手
段を制御して、メモリセルのデータを前記第1のビット
線から前記一対のビット線の一方のビット線上へ読み出
す動作と、メモリセルのデータを前記第2のビット線か
ら前記一対のビット線の他方のビット線上へ読み出す動
作とを、時系列的に行なう制御手段とを具備する。
【0008】また、第2の発明に係る半導体記憶装置
は、一対のビット線と、前記一対のビット線の一方のビ
ット線に対して第1の選択手段を介して接続された第1
のビット線と、前記一対のビット線の他方のビット線に
対して第2の選択手段を介して接続された第2のビット
線と、前記第1のビット線に接続されるメモリセルと、
前記第2のビット線に接続されるメモリセルとを共通に
接続するワード線と、前記一対のビット線の両方に接続
された単一のセンスアンプと、前記第1及び第2の選択
手段を順次制御して、メモリセルのデータを前記第1の
ビット線から前記一対のビット線の一方のビット線上へ
読み出す動作と、メモリセルのデータを前記第2のビッ
ト線から前記一対のビット線の他方のビット線上へ読み
出す動作とを、時系列的に行なう制御手段とを具備す
る。
は、一対のビット線と、前記一対のビット線の一方のビ
ット線に対して第1の選択手段を介して接続された第1
のビット線と、前記一対のビット線の他方のビット線に
対して第2の選択手段を介して接続された第2のビット
線と、前記第1のビット線に接続されるメモリセルと、
前記第2のビット線に接続されるメモリセルとを共通に
接続するワード線と、前記一対のビット線の両方に接続
された単一のセンスアンプと、前記第1及び第2の選択
手段を順次制御して、メモリセルのデータを前記第1の
ビット線から前記一対のビット線の一方のビット線上へ
読み出す動作と、メモリセルのデータを前記第2のビッ
ト線から前記一対のビット線の他方のビット線上へ読み
出す動作とを、時系列的に行なう制御手段とを具備す
る。
【0009】また、第3の発明は、第1の発明の半導体
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記選択手段を構
成するトランジスタとは、同一ピッチの連続パターンで
構成されている。
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記選択手段を構
成するトランジスタとは、同一ピッチの連続パターンで
構成されている。
【0010】また、第4の発明は、第2の発明の半導体
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記第1及び第2
の選択手段を構成するトランジスタとは、同一ピッチの
連続パターンで構成されている。
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記第1及び第2
の選択手段を構成するトランジスタとは、同一ピッチの
連続パターンで構成されている。
【0011】
【作用】すなわち、第1の発明に係る半導体記憶装置で
は、一対のビット線の一方のビット線に対して選択手段
を介して接続された第1のビット線に接続されるメモリ
セルと、前記一対のビット線の他方のビット線に対して
直接接続された第2のビット線に接続されるメモリセル
とは、共通のワード線に接続されて同時に選択され、前
記選択手段を制御して、メモリセルのデータを前記第1
のビット線から前記一対のビット線の一方のビット線上
へ読み出す動作と、メモリセルのデータを前記第2のビ
ット線から前記一対のビット線の他方のビット線上へ読
み出す動作とを時系列的に行なうものである。
は、一対のビット線の一方のビット線に対して選択手段
を介して接続された第1のビット線に接続されるメモリ
セルと、前記一対のビット線の他方のビット線に対して
直接接続された第2のビット線に接続されるメモリセル
とは、共通のワード線に接続されて同時に選択され、前
記選択手段を制御して、メモリセルのデータを前記第1
のビット線から前記一対のビット線の一方のビット線上
へ読み出す動作と、メモリセルのデータを前記第2のビ
ット線から前記一対のビット線の他方のビット線上へ読
み出す動作とを時系列的に行なうものである。
【0012】また、第2の発明に係る半導体記憶装置で
は、一対のビット線の一方のビット線に対して第1の選
択手段を介して接続された第1のビット線に接続される
メモリセルと、前記一対のビット線の他方のビット線に
対して第2の選択手段を介して接続された第2のビット
線に接続されるメモリセルとは、共通のワード線に接続
されて同時に選択され、前記第1及び第2の選択手段を
順次制御して、メモリセルのデータを前記第1のビット
線から前記一対のビット線の一方のビット線上へ読み出
す動作と、メモリセルのデータを前記第2のビット線か
ら前記一対のビット線の他方のビット線上へ読み出す動
作とを、時系列的に行なうものである。
は、一対のビット線の一方のビット線に対して第1の選
択手段を介して接続された第1のビット線に接続される
メモリセルと、前記一対のビット線の他方のビット線に
対して第2の選択手段を介して接続された第2のビット
線に接続されるメモリセルとは、共通のワード線に接続
されて同時に選択され、前記第1及び第2の選択手段を
順次制御して、メモリセルのデータを前記第1のビット
線から前記一対のビット線の一方のビット線上へ読み出
す動作と、メモリセルのデータを前記第2のビット線か
ら前記一対のビット線の他方のビット線上へ読み出す動
作とを、時系列的に行なうものである。
【0013】また、第3の発明は、第1の発明の半導体
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記選択手段を構
成するトランジスタとは、同一ピッチの連続パターンで
構成される。
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記選択手段を構
成するトランジスタとは、同一ピッチの連続パターンで
構成される。
【0014】また、第4の発明は、第2の発明の半導体
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記第1及び第2
の選択手段を構成するトランジスタとは、同一ピッチの
連続パターンで構成される。
記憶装置に関わるものであり、前記第1及び第2のビッ
ト線には複数のメモリセルが接続され、これら複数のメ
モリセルを構成するトランジスタと、前記第1及び第2
の選択手段を構成するトランジスタとは、同一ピッチの
連続パターンで構成される。
【0015】
【実施例】本実施例では、上層ビット線対ごとに用いる
センスアンプを一個とし、かつ上層ビット線と下層ビッ
ト線との間のスイッチを各下層ビット線ごと、あるいは
2つの下層ビット線ごとに一個ずつ設け、一対の下層ビ
ット線からのデータを上記スイッチを用いて、時系列的
に上層ビット線に読み出すように制御する。
センスアンプを一個とし、かつ上層ビット線と下層ビッ
ト線との間のスイッチを各下層ビット線ごと、あるいは
2つの下層ビット線ごとに一個ずつ設け、一対の下層ビ
ット線からのデータを上記スイッチを用いて、時系列的
に上層ビット線に読み出すように制御する。
【0016】以下、図面を参照して本発明の実施例を説
明する。図1は本発明の第1の実施例に係わるDRAM
を示す回路構成図、図3(a)は素子レイアウトを示す
平面図、図3(b),(c),(d)はそれぞれA−
A′、B−B′、C−C′断面図である。
明する。図1は本発明の第1の実施例に係わるDRAM
を示す回路構成図、図3(a)は素子レイアウトを示す
平面図、図3(b),(c),(d)はそれぞれA−
A′、B−B′、C−C′断面図である。
【0017】図1に示すように、上層のビット線対BL
1、BL2の片側に読み出し/書き込み回路1に設けら
れたセンスアンプがあり、これらビット線対をなすBL
1、BL2に対し共通の選択用ワード線WL0により制
御されるスイッチングトランジスタS1、S2がそれぞ
れ設けられている。S1のソースにはセルM1L1 〜MKL
1 (Kは任意)が接続される下層ビット線D1が、ドレ
インにはセルM1R1 〜MKR1 が接続される下層ビット線
D3が接続されている。また、S2のソースには、セル
M1L1 〜MKL1 とそれぞれWL1L 〜WLKL (Kは任意)
を共用するセルM1L2 〜MKL2 が接続された下層ビット
線D2が、ドレインにはセルM1R1 〜MKR1 とそれぞれ
WL1R 〜WLKR (Kは任意)を共用するセルM1R2 〜M
KR2 が接続された下層ビット線D4が接続されている。
そして、S1のソースはBL1に、S2のドレインはB
L2に接続されている。
1、BL2の片側に読み出し/書き込み回路1に設けら
れたセンスアンプがあり、これらビット線対をなすBL
1、BL2に対し共通の選択用ワード線WL0により制
御されるスイッチングトランジスタS1、S2がそれぞ
れ設けられている。S1のソースにはセルM1L1 〜MKL
1 (Kは任意)が接続される下層ビット線D1が、ドレ
インにはセルM1R1 〜MKR1 が接続される下層ビット線
D3が接続されている。また、S2のソースには、セル
M1L1 〜MKL1 とそれぞれWL1L 〜WLKL (Kは任意)
を共用するセルM1L2 〜MKL2 が接続された下層ビット
線D2が、ドレインにはセルM1R1 〜MKR1 とそれぞれ
WL1R 〜WLKR (Kは任意)を共用するセルM1R2 〜M
KR2 が接続された下層ビット線D4が接続されている。
そして、S1のソースはBL1に、S2のドレインはB
L2に接続されている。
【0018】このように、センスアンプは上層ビット線
対ごとに1個でよく、また、フォールデッドビット線方
式を可能にするためのスイッチングトランジスタも2つ
の下層ビット線ごとに1個(ここでは、D1とD3で1
個、D2とD4で1個)で、さらに、これらスイッチン
グトランジスタの制御線WL0も1本で済むコンパクト
な構成になっている。
対ごとに1個でよく、また、フォールデッドビット線方
式を可能にするためのスイッチングトランジスタも2つ
の下層ビット線ごとに1個(ここでは、D1とD3で1
個、D2とD4で1個)で、さらに、これらスイッチン
グトランジスタの制御線WL0も1本で済むコンパクト
な構成になっている。
【0019】次に、実際の読み出し、再書き込み動作を
説明する。ここでは、WL2Lが選択された場合を考え
る。この場合の動作タイミングチャートを図2に示す。
他のWLを非選択にしておくことにより、セルM2L1 の
データが下層ビット線D1を介して上層ビット線BL1
に読み出される。このとき、M2L2 のデータは下層ビッ
ト線D2に読み出されるが、S2がオフした状態である
ためBL2には読み出されることはない。こうして、B
L1とリファレンスビット線BL2の電位差をセンスア
ンプで増幅する。読みだしたデータは例えば読み出し/
書き込み回路1内に一時記憶させておく。次に、BL
1、BL2をプリチャージ、イコライズした後、WL0
を選択することにより、今度は下層ビット線D2で止ま
っていたM2L2 のデータがBL2に読み出される。これ
を前記と同様に、今度はBL1をリファレンスビット線
として増幅する。再書き込みは逆に、WL0を選択した
状態でBL2、D2を介してデータを再書き込みし、W
L0を非選択とし、プリチャージ、イコライズを行った
後、一時記憶していたデータをBL1に読み込み、その
ままD1を介してメモリセルに再書き込みするという順
番で行なう。
説明する。ここでは、WL2Lが選択された場合を考え
る。この場合の動作タイミングチャートを図2に示す。
他のWLを非選択にしておくことにより、セルM2L1 の
データが下層ビット線D1を介して上層ビット線BL1
に読み出される。このとき、M2L2 のデータは下層ビッ
ト線D2に読み出されるが、S2がオフした状態である
ためBL2には読み出されることはない。こうして、B
L1とリファレンスビット線BL2の電位差をセンスア
ンプで増幅する。読みだしたデータは例えば読み出し/
書き込み回路1内に一時記憶させておく。次に、BL
1、BL2をプリチャージ、イコライズした後、WL0
を選択することにより、今度は下層ビット線D2で止ま
っていたM2L2 のデータがBL2に読み出される。これ
を前記と同様に、今度はBL1をリファレンスビット線
として増幅する。再書き込みは逆に、WL0を選択した
状態でBL2、D2を介してデータを再書き込みし、W
L0を非選択とし、プリチャージ、イコライズを行った
後、一時記憶していたデータをBL1に読み込み、その
ままD1を介してメモリセルに再書き込みするという順
番で行なう。
【0020】以上のように、WL0の制御により2本の
下層ビット線のデータを時分割でアクセスすることによ
り、1組の上層ビット線対と、それらに接続された1個
のセンスアンプでフォールデッドビット線方式を実現し
ている。
下層ビット線のデータを時分割でアクセスすることによ
り、1組の上層ビット線対と、それらに接続された1個
のセンスアンプでフォールデッドビット線方式を実現し
ている。
【0021】図3にこのような回路構成を実現するセル
構造例を示す。上層ビット線BL1、BL2はポリサイ
ドや金属の配線からなり、SOI型Si層からなる下層
ビット線D1、D2、D3、D4へとコンタクトされて
いる。選択トランジスタはワード線WL0をゲート電極
とする平面トランジスタで形成し、横方向に上層−下層
ビット線のスイッチ動作を行っている。各メモリセルは
下方トレンチキャパシタと、下層ビット線と各キャパシ
タとのスイッチングを行なう縦型トランジスタとからな
る。
構造例を示す。上層ビット線BL1、BL2はポリサイ
ドや金属の配線からなり、SOI型Si層からなる下層
ビット線D1、D2、D3、D4へとコンタクトされて
いる。選択トランジスタはワード線WL0をゲート電極
とする平面トランジスタで形成し、横方向に上層−下層
ビット線のスイッチ動作を行っている。各メモリセルは
下方トレンチキャパシタと、下層ビット線と各キャパシ
タとのスイッチングを行なう縦型トランジスタとからな
る。
【0022】キャパシタはSiO2 の下層の基板がプレ
ート電極(PL)、トレンチ内に埋め込んだ蓄積電極、
両者の間に形成されたキャパシタ絶縁膜よりなる。上記
縦型トランジスタのチャネル領域は、Si層10からな
る。Si層10は例えばアモルファスシリコン膜を堆積
して形成できる。この場合、本実施例ではトレンチ外の
下地が下層ビット線となっているが、このような場合、
下層ビット線を張り合わせ技術等により単結晶シリコン
にすることにより、上記縦型トランジスタのチャネルと
なるアモルファスシリコンを低温アニール等の処理によ
り単結晶化することが容易となり、従来のTFTよりも
優れた特性(リーク電流の少ない)のトランジスタを形
成できる。
ート電極(PL)、トレンチ内に埋め込んだ蓄積電極、
両者の間に形成されたキャパシタ絶縁膜よりなる。上記
縦型トランジスタのチャネル領域は、Si層10からな
る。Si層10は例えばアモルファスシリコン膜を堆積
して形成できる。この場合、本実施例ではトレンチ外の
下地が下層ビット線となっているが、このような場合、
下層ビット線を張り合わせ技術等により単結晶シリコン
にすることにより、上記縦型トランジスタのチャネルと
なるアモルファスシリコンを低温アニール等の処理によ
り単結晶化することが容易となり、従来のTFTよりも
優れた特性(リーク電流の少ない)のトランジスタを形
成できる。
【0023】斜線部はソース・ドレインの拡散層を示し
ており、縦型トランジスタの下側の斜線部は例えば蓄積
電極である不純物(リンやヒ素等)を含むポリシリコン
やアモルファスシリコンからの拡散によっても形成でき
る。この図では下側の斜線部が素子領域D1〜D4の底
まで達していないが、達していてもよい。達している場
合はジャンクション面積がほとんどなくなり、下層ビッ
ト線の容量を低減できる効果がある。
ており、縦型トランジスタの下側の斜線部は例えば蓄積
電極である不純物(リンやヒ素等)を含むポリシリコン
やアモルファスシリコンからの拡散によっても形成でき
る。この図では下側の斜線部が素子領域D1〜D4の底
まで達していないが、達していてもよい。達している場
合はジャンクション面積がほとんどなくなり、下層ビッ
ト線の容量を低減できる効果がある。
【0024】図4はSOI基板にトレンチを堀り、キャ
パシタを形成して縦型トランジスタのチャネルとなるア
モルファスシリコン膜10を堆積し、このアモルファス
シリコン膜10を単結晶化させた後、下地シリコンとと
もにRIE等により加工する前のレジストパターンを示
している。この後、ワード線、ビット線が形成される。
ここで、各トレンチパターンが、下層ビット線D1乃至
D4に対して図面の上下方向へずれた構成となっている
ことにより、D1乃至D4がトレンチによって分断され
ることなく、図面の横方向へつながるために有効とな
る。
パシタを形成して縦型トランジスタのチャネルとなるア
モルファスシリコン膜10を堆積し、このアモルファス
シリコン膜10を単結晶化させた後、下地シリコンとと
もにRIE等により加工する前のレジストパターンを示
している。この後、ワード線、ビット線が形成される。
ここで、各トレンチパターンが、下層ビット線D1乃至
D4に対して図面の上下方向へずれた構成となっている
ことにより、D1乃至D4がトレンチによって分断され
ることなく、図面の横方向へつながるために有効とな
る。
【0025】以下に本発明の第2実施例を説明する。第
1実施例では選択されたWLの位置がWL0の右側か左
側かによってそれぞれWL0非選択時のはじめのデータ
が上層ビット線に出力されるメモリセルが、右側なら上
層ビット線BL2に接続されたもの、左側ならBL1に
接続されたものとなり、ワード線の位置によってアクセ
スの順番が決まっていた。このため、データの頭出し
(はじめのデータを読み出すまで)のスピードが、後に
アクセスされるデータのスピードによって律速され、非
常に遅くなってしまう。
1実施例では選択されたWLの位置がWL0の右側か左
側かによってそれぞれWL0非選択時のはじめのデータ
が上層ビット線に出力されるメモリセルが、右側なら上
層ビット線BL2に接続されたもの、左側ならBL1に
接続されたものとなり、ワード線の位置によってアクセ
スの順番が決まっていた。このため、データの頭出し
(はじめのデータを読み出すまで)のスピードが、後に
アクセスされるデータのスピードによって律速され、非
常に遅くなってしまう。
【0026】これに対して図5に示す第2実施例では、
下層ビット線D1とD3とが共通のトランジスタS1を
介して上層ビット線BL1へ接続され、同様に、D2、
D4はS2を介してBL2へと接続されている。さら
に、S1とS2とを制御するワード線を、WL0とWL
0′との別の配線にしている。これによって、どのワー
ド線がアクセスされてもWL0あるいはWL0′のどち
らかを選択することにより、それぞれ、D1、D3側の
セルかあるいはD2、D4側のセルをどちらの順番でも
アクセスでき、頭出しのスピードを高速化できる。
下層ビット線D1とD3とが共通のトランジスタS1を
介して上層ビット線BL1へ接続され、同様に、D2、
D4はS2を介してBL2へと接続されている。さら
に、S1とS2とを制御するワード線を、WL0とWL
0′との別の配線にしている。これによって、どのワー
ド線がアクセスされてもWL0あるいはWL0′のどち
らかを選択することにより、それぞれ、D1、D3側の
セルかあるいはD2、D4側のセルをどちらの順番でも
アクセスでき、頭出しのスピードを高速化できる。
【0027】図6はWL2Lをアクセスしたときに、ま
ずWL0を選択してBL1にD1を介してC21のデー
タを読み出し、次に、WL0′を選択してBL2にD2
を介してC22のデータを読み出し、その後、(この場
合は)逆の順番で再書き込みを行なう場合の動作を示す
タイミングチャートである。読み出し、再書き込みの順
番は上記と逆であってもよい。
ずWL0を選択してBL1にD1を介してC21のデー
タを読み出し、次に、WL0′を選択してBL2にD2
を介してC22のデータを読み出し、その後、(この場
合は)逆の順番で再書き込みを行なう場合の動作を示す
タイミングチャートである。読み出し、再書き込みの順
番は上記と逆であってもよい。
【0028】図7はこのような回路構成を実現するメモ
リセルの構造の一例である。各メモリセルのトランジス
タと選択トランジスタS1、S2とは、同一構造のトラ
ンジスタで形成されており、これによってメモリセルア
レイの連続性を保ったままスイッチS1、S2を形成で
きる。これは、リソグラフィ技術、加工技術、また微細
化を考慮した場合に非常に大きなメリットになる。
リセルの構造の一例である。各メモリセルのトランジス
タと選択トランジスタS1、S2とは、同一構造のトラ
ンジスタで形成されており、これによってメモリセルア
レイの連続性を保ったままスイッチS1、S2を形成で
きる。これは、リソグラフィ技術、加工技術、また微細
化を考慮した場合に非常に大きなメリットになる。
【0029】トランジスタの具体的構造としては、シリ
コン柱の上下方向をチャネルとし、そのワード線方向に
平行な側壁にゲート絶縁膜を介してワード線となるゲー
ト電極が形成されたものである。シリコン柱の下部はビ
ット線方向に共通に接続され、下層ビット線D1〜D4
を形成している。メモリセルのシリコン柱の上部はスタ
ック型キャパシタが形成され、選択トランジスタS1、
S2の上部にはそれぞれ上層ビット線BL1、BL2が
接続されている。
コン柱の上下方向をチャネルとし、そのワード線方向に
平行な側壁にゲート絶縁膜を介してワード線となるゲー
ト電極が形成されたものである。シリコン柱の下部はビ
ット線方向に共通に接続され、下層ビット線D1〜D4
を形成している。メモリセルのシリコン柱の上部はスタ
ック型キャパシタが形成され、選択トランジスタS1、
S2の上部にはそれぞれ上層ビット線BL1、BL2が
接続されている。
【0030】以下に図8を参照して本発明の第3実施例
を説明する。上記した第1、第2実施例ではフォールデ
ッドビット線方式で構成するものであったが、第3実施
例はノイズに弱いオープンビット線方式による構成に戻
したものである。すなわち、第1、第2実施例で示した
ような選択トランジスタを用いたものでは、時系列にセ
ルをアクセスしているため、下層ビット線のデータが同
時に上層ビット線に出力されない。このことを利用し
て、上層ビット線BL1、BL2を1本にし(BL1
2)、同一のBL12を時系列的に使用するようにする。
このとき、リファレンスビット線としては、例えばセン
スアンプの逆側のビット線を用いるとオープンビット線
方式となる。
を説明する。上記した第1、第2実施例ではフォールデ
ッドビット線方式で構成するものであったが、第3実施
例はノイズに弱いオープンビット線方式による構成に戻
したものである。すなわち、第1、第2実施例で示した
ような選択トランジスタを用いたものでは、時系列にセ
ルをアクセスしているため、下層ビット線のデータが同
時に上層ビット線に出力されない。このことを利用し
て、上層ビット線BL1、BL2を1本にし(BL1
2)、同一のBL12を時系列的に使用するようにする。
このとき、リファレンスビット線としては、例えばセン
スアンプの逆側のビット線を用いるとオープンビット線
方式となる。
【0031】ここで、第3実施例ではオープンビット線
方式を使用するために動作マージンが問題となるが、そ
の代わりに、上層ビット線のピッチが倍サイズに拡大さ
れるためにパターニングが容易となり、また、上層ビッ
ト線間のカップリング、上層ビット線自体の容量が低減
される分のマージンの向上が期待できる。
方式を使用するために動作マージンが問題となるが、そ
の代わりに、上層ビット線のピッチが倍サイズに拡大さ
れるためにパターニングが容易となり、また、上層ビッ
ト線間のカップリング、上層ビット線自体の容量が低減
される分のマージンの向上が期待できる。
【0032】図9はこのような回路構成を実現するメモ
リセル構造の一例である。基本的には図7に示した第2
実施例の構造と同様であるが、上層ビット線が1本とな
り、上下カラムのシリコン柱の間を走るように形成され
ている。このため、ビット線の形成後も各シリコン柱上
はビット線で隠れてしまうことはない。このことを利用
して、第3実施例ではキャパシタの形成をビット線の形
成よりも後に行っている。これによって、キャパシタ工
程が全工程の後の方になるため、熱工程等によって特性
を悪化させてしまうような高誘電体膜によるキャパシタ
絶縁膜の導入が可能となり、キャパシタ容量の確保が得
られる。
リセル構造の一例である。基本的には図7に示した第2
実施例の構造と同様であるが、上層ビット線が1本とな
り、上下カラムのシリコン柱の間を走るように形成され
ている。このため、ビット線の形成後も各シリコン柱上
はビット線で隠れてしまうことはない。このことを利用
して、第3実施例ではキャパシタの形成をビット線の形
成よりも後に行っている。これによって、キャパシタ工
程が全工程の後の方になるため、熱工程等によって特性
を悪化させてしまうような高誘電体膜によるキャパシタ
絶縁膜の導入が可能となり、キャパシタ容量の確保が得
られる。
【0033】なお、本発明は上記したものに限定され
ず、その要旨を逸脱しない範囲で種々変形して実施でき
る。例えば、本発明は6F2 型のメモリセルアレイにも
適用できる。
ず、その要旨を逸脱しない範囲で種々変形して実施でき
る。例えば、本発明は6F2 型のメモリセルアレイにも
適用できる。
【0034】
【発明の効果】以上、本発明によれば、4F2 や6F2
型のメモリセルアレイにおいて、従来の技術に対してセ
ンスアンプ数、ビット線間のスイッチの数を削減してチ
ップ面積を最小限に抑えつつ、フォールデッドビット線
構成を実現できるようになる。
型のメモリセルアレイにおいて、従来の技術に対してセ
ンスアンプ数、ビット線間のスイッチの数を削減してチ
ップ面積を最小限に抑えつつ、フォールデッドビット線
構成を実現できるようになる。
【図1】本発明の第1の実施例に係わるDRAMを示す
回路構成図である。
回路構成図である。
【図2】図1に示す回路の動作タイミングチャートであ
る。
る。
【図3】第1実施例の回路構成を実現するセル構造例を
示す図であり、(a)は素子レイアウトを示す平面図で
あり、(b),(c),(d)はそれぞれA−A′、B
−B′、C−C′断面図である。
示す図であり、(a)は素子レイアウトを示す平面図で
あり、(b),(c),(d)はそれぞれA−A′、B
−B′、C−C′断面図である。
【図4】図3に示すセル構造の変形例を示す図である。
【図5】本発明の第2の実施例に係わるDRAMを示す
回路構成図である。
回路構成図である。
【図6】図5に示す回路の動作タイミングチャートであ
る。
る。
【図7】第2実施例の回路構成を実現するセル構造例を
示す図である。
示す図である。
【図8】本発明の第3実施例に係わるDRAMを示す回
路構成図である。
路構成図である。
【図9】第3実施例の回路構成を実現するセル構造例を
示す図である。
示す図である。
【図10】従来の回路構成を示す図である。
【図11】従来の他の回路構成を示す図である。
1、2…読み出し/書き込み回路、BL1、BL2…上
層ビット線、WL0…共通の選択用ワード線、WL1L 〜
WL4L 、WL1R 〜WL4R …ワード線、S1、S2…スイ
ッチングトランジスタ、D1〜D4…下層ビット線、M
1R1 〜MKR1 、M1L1 〜MKL1 …セル。
層ビット線、WL0…共通の選択用ワード線、WL1L 〜
WL4L 、WL1R 〜WL4R …ワード線、S1、S2…スイ
ッチングトランジスタ、D1〜D4…下層ビット線、M
1R1 〜MKR1 、M1L1 〜MKL1 …セル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−235180(JP,A) 特開 平2−161700(JP,A) 特開 平6−12862(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/401
Claims (4)
- 【請求項1】 一対のビット線と、 前記一対のビット線の一方のビット線に対して選択手段
を介して接続された第1のビット線と、 前記一対のビット線の他方のビット線に対して直接接続
された第2のビット線と、 前記第1のビット線に接続されるメモリセルと、前記第
2のビット線に接続されるメモリセルとを共通に接続す
るワード線と、 前記一対のビット線の両方に接続された単一のセンスア
ンプと、 前記選択手段を制御して、メモリセルのデータを前記第
1のビット線から前記一対のビット線の一方のビット線
上へ読み出す動作と、メモリセルのデータを前記第2の
ビット線から前記一対のビット線の他方のビット線上へ
読み出す動作とを、時系列的に行なう制御手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項2】 一対のビット線と、 前記一対のビット線の一方のビット線に対して第1の選
択手段を介して接続された第1のビット線と、 前記一対のビット線の他方のビット線に対して第2の選
択手段を介して接続された第2のビット線と、 前記第1のビット線に接続されるメモリセルと、前記第
2のビット線に接続されるメモリセルとを共通に接続す
るワード線と、 前記一対のビット線の両方に接続された単一のセンスア
ンプと、 前記第1及び第2の選択手段を順次制御して、メモリセ
ルのデータを前記第1のビット線から前記一対のビット
線の一方のビット線上へ読み出す動作と、メモリセルの
データを前記第2のビット線から前記一対のビット線の
他方のビット線上へ読み出す動作とを、時系列的に行な
う制御手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項3】 前記第1及び第2のビット線には複数の
メモリセルが接続され、これら複数のメモリセルを構成
するトランジスタと、前記選択手段を構成す るトランジ
スタとは、同一ピッチの連続パターンで構成されている
ことを特徴とする請求項1記載の半導体記憶装置。 - 【請求項4】 前記第1及び第2のビット線には複数の
メモリセルが接続され、これら複数のメモリセルを構成
するトランジスタと、前記第1及び第2の選択手段を構
成するトランジスタとは、同一ピッチの連続パターンで
構成されていることを特徴とする請求項2記載の半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22224394A JP3350241B2 (ja) | 1994-09-16 | 1994-09-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22224394A JP3350241B2 (ja) | 1994-09-16 | 1994-09-16 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0887880A JPH0887880A (ja) | 1996-04-02 |
JP3350241B2 true JP3350241B2 (ja) | 2002-11-25 |
Family
ID=16779348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22224394A Expired - Fee Related JP3350241B2 (ja) | 1994-09-16 | 1994-09-16 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3350241B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002289815A (ja) * | 2001-03-23 | 2002-10-04 | Hitachi Ltd | 半導体記憶装置 |
KR100403314B1 (ko) * | 2001-06-30 | 2003-10-30 | 주식회사 하이닉스반도체 | 6f2 셀 어레이의 비트라인 구조 |
KR100408717B1 (ko) * | 2001-06-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 서브 8f2 셀 어레이의 비트라인 구조 |
KR100833182B1 (ko) * | 2005-11-17 | 2008-05-28 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 |
JP2011118998A (ja) | 2009-12-04 | 2011-06-16 | Elpida Memory Inc | 半導体装置 |
JP2012099195A (ja) | 2010-11-04 | 2012-05-24 | Elpida Memory Inc | 半導体装置 |
-
1994
- 1994-09-16 JP JP22224394A patent/JP3350241B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0887880A (ja) | 1996-04-02 |
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