JPH0327144B2 - - Google Patents
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- JPH0327144B2 JPH0327144B2 JP60214670A JP21467085A JPH0327144B2 JP H0327144 B2 JPH0327144 B2 JP H0327144B2 JP 60214670 A JP60214670 A JP 60214670A JP 21467085 A JP21467085 A JP 21467085A JP H0327144 B2 JPH0327144 B2 JP H0327144B2
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- circuit
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- 230000010354 integration Effects 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
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- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明の同期分離回路は、各水平走査期間毎
に、画像表示装置から入力される複合同期信号の
レベル変化を検出するとともに、該レベル変化後
のパルス巾が該複合同期信号に含まれる水平同期
信号のパルス巾より大きいか否かを判定する手段
と、該変化後のパルス巾が該水平同期信号のパル
ス巾より大きいことが判別された場合に垂直同期
信号の発生を開始および終了させる手段をそなえ
ており、これによつて該複合同期信号から水平同
期信号と垂直同期信号とをデジタル的に分離して
CRTコントローラに入力するようにし、該同期
分離回路とCRTコントローラとのワンチツプ化
を可能にしたものである。
に、画像表示装置から入力される複合同期信号の
レベル変化を検出するとともに、該レベル変化後
のパルス巾が該複合同期信号に含まれる水平同期
信号のパルス巾より大きいか否かを判定する手段
と、該変化後のパルス巾が該水平同期信号のパル
ス巾より大きいことが判別された場合に垂直同期
信号の発生を開始および終了させる手段をそなえ
ており、これによつて該複合同期信号から水平同
期信号と垂直同期信号とをデジタル的に分離して
CRTコントローラに入力するようにし、該同期
分離回路とCRTコントローラとのワンチツプ化
を可能にしたものである。
本発明は同期分離回路に関し、特に画像表示制
御装置（CRTコントローラ）をテレビジヨン装
置などの画像表示装置に同期させるにあたり、該
画像表示装置からとり出される複合同期信号か
ら、水平同期信号と垂直同期信号とをデジタル的
に分離して該CRTコントローラに入力させるた
めの同期分離回路に関する。
御装置（CRTコントローラ）をテレビジヨン装
置などの画像表示装置に同期させるにあたり、該
画像表示装置からとり出される複合同期信号か
ら、水平同期信号と垂直同期信号とをデジタル的
に分離して該CRTコントローラに入力させるた
めの同期分離回路に関する。
従来よりテレビジヨン装置などの画像表示装置
の画面上に所定の文字、画像などを重ねるため、
CRTコントローラ、ビデオRAM、ドツト出力装
置などから構成される文字、画像付加装置が考え
られている。
の画面上に所定の文字、画像などを重ねるため、
CRTコントローラ、ビデオRAM、ドツト出力装
置などから構成される文字、画像付加装置が考え
られている。
第４図はかかる文字、画像の付加を行うための
全体のシステムを概略的に示すもので、１はテレ
ビジヨン装置、２は該テレビジヨン装置からとり
出される複合同期信号（コンポジツトSYNC信
号）から水平同期信号と垂直同期信号を分離して
CRTコントローラ３に入力するための同期分離
回路、５はビデオRAM、６はドツト出力回路、
７はクロツク発生器、８は分周器で、該クロツク
発生器７において発生されるドツトクロツクはそ
のままドツト出力回路６に入力されるとともに、
該ドツトクロツクが該分周器８において分周され
（例えば1/8に分周され）、キヤラクタクロツクと
して該CRTコントローラ３に入力される。これ
により、該CRTコントローラ３はビデオRAM５
から順次データを読み出し、該読み出された文
字・画像の情報はドツト出力回路６においてドツ
ト化されてテレビジヨン装置１に入力され、
CRTコントローラから出力される表示タイミン
グ信号にもとづいて、該テレビジヨン装置１の画
面上における所定の表示領域に表示される。
全体のシステムを概略的に示すもので、１はテレ
ビジヨン装置、２は該テレビジヨン装置からとり
出される複合同期信号（コンポジツトSYNC信
号）から水平同期信号と垂直同期信号を分離して
CRTコントローラ３に入力するための同期分離
回路、５はビデオRAM、６はドツト出力回路、
７はクロツク発生器、８は分周器で、該クロツク
発生器７において発生されるドツトクロツクはそ
のままドツト出力回路６に入力されるとともに、
該ドツトクロツクが該分周器８において分周され
（例えば1/8に分周され）、キヤラクタクロツクと
して該CRTコントローラ３に入力される。これ
により、該CRTコントローラ３はビデオRAM５
から順次データを読み出し、該読み出された文
字・画像の情報はドツト出力回路６においてドツ
ト化されてテレビジヨン装置１に入力され、
CRTコントローラから出力される表示タイミン
グ信号にもとづいて、該テレビジヨン装置１の画
面上における所定の表示領域に表示される。
この場合、該テレビジヨン装置の画面上に該ビ
デオRAMから読み出された文字・画像の情報を
重ねるためには、該CRTコントローラをテレビ
ジヨン信号と同期化する必要があり、そのために
は該テレビジヨン装置などにおける複合同期信号
（コンポジツトSYNC信号）より水平同期信号
（HSYNC信号）と垂直同期信号（VSYNC信号）
を分離して該CRTコントローラに入力する必要
がある。しかし一般にテレビジヨン装置やビデオ
装置は複合同期信号をそのまま利用するため、該
CRTコントローラも複合号同期信号を利用して
同期化しうることが望ましく、そのためには該文
字・画像付加装置側に、該複合同期信号から水平
同期信号と垂直同期信号とを分離する同期分離回
路（SYNCセパレータ）が必要とされる。
デオRAMから読み出された文字・画像の情報を
重ねるためには、該CRTコントローラをテレビ
ジヨン信号と同期化する必要があり、そのために
は該テレビジヨン装置などにおける複合同期信号
（コンポジツトSYNC信号）より水平同期信号
（HSYNC信号）と垂直同期信号（VSYNC信号）
を分離して該CRTコントローラに入力する必要
がある。しかし一般にテレビジヨン装置やビデオ
装置は複合同期信号をそのまま利用するため、該
CRTコントローラも複合号同期信号を利用して
同期化しうることが望ましく、そのためには該文
字・画像付加装置側に、該複合同期信号から水平
同期信号と垂直同期信号とを分離する同期分離回
路（SYNCセパレータ）が必要とされる。
第５図はこの種の同期分離回路の従来例を示す
もので、該図に示されるように積分回路２１′と
微分回路２２′とが並列的に設けられ、これら各
回路に複合同期信号（コンポジツトSYNC）が入
力される。該積分回路２１′および微分回路２
２′はそれぞれCR要素によつて構成されており、
該CR要素の時定数を適当に設定することにより、
該積分回路２１′の出力側から垂直同期信号
VSYNCをとり出し、一方該微分回路２２′の出
力側から水平同期信号HSYNCをとり出すように
構成される。なお、２３′，２４′はそれぞれ該積
分回路２１′と微分回路２２′の出力側に接続され
る波形整形回路である。
もので、該図に示されるように積分回路２１′と
微分回路２２′とが並列的に設けられ、これら各
回路に複合同期信号（コンポジツトSYNC）が入
力される。該積分回路２１′および微分回路２
２′はそれぞれCR要素によつて構成されており、
該CR要素の時定数を適当に設定することにより、
該積分回路２１′の出力側から垂直同期信号
VSYNCをとり出し、一方該微分回路２２′の出
力側から水平同期信号HSYNCをとり出すように
構成される。なお、２３′，２４′はそれぞれ該積
分回路２１′と微分回路２２′の出力側に接続され
る波形整形回路である。
しかしながら上述したようなアナログ形式の同
期分離回路にはCR要素を含んでおり、したがつ
て該同期分離回路をCRTコントローラとともに
ワンチツプで構成することが困難であり、 該CRTコントローラ自体をワンチツプで構成
したとしても、該同期分離回路は外付けにせざる
をえないという問題点がある。
期分離回路にはCR要素を含んでおり、したがつ
て該同期分離回路をCRTコントローラとともに
ワンチツプで構成することが困難であり、 該CRTコントローラ自体をワンチツプで構成
したとしても、該同期分離回路は外付けにせざる
をえないという問題点がある。
本発明は上記問題点を解決するためになされた
もので、該複合同期信号の特性および該CRTコ
ントローラがプログラマブルなことを利用して、
該同期分離回路をデジタル型に構成し、該CRT
コントローラとのワンチツプ化を可能にしたもの
である。
もので、該複合同期信号の特性および該CRTコ
ントローラがプログラマブルなことを利用して、
該同期分離回路をデジタル型に構成し、該CRT
コントローラとのワンチツプ化を可能にしたもの
である。
上記問題点を解決するために本発明において
は、第１の入力端と、複合同期信号を受ける第２
の入力端とを有する排他的論理和回路と、 該排他的論理和回路の出力の第１のレベル変化
に応答してクロツクの計数を開始し、続く第２の
レベル変化に応答して計数を終了するカウンタ
と、 該カウンタの計数値が水平同期信号のパルス巾
に相当する計数値より大きいことを検出する検出
手段と、 前記検出手段の検出出力に応答して、出力レベ
ルを反転させる反転手段とを備え、 前記反転手段の出力を前記排他的論理和回路の
前記第１の入力端へ入力し、前記排他的論理和回
路の入力を垂直同期信号とし、前記排他的論理和
回路の出力を水平同期信号とすることを特徴とす
る同期分離回路が提供される。
は、第１の入力端と、複合同期信号を受ける第２
の入力端とを有する排他的論理和回路と、 該排他的論理和回路の出力の第１のレベル変化
に応答してクロツクの計数を開始し、続く第２の
レベル変化に応答して計数を終了するカウンタ
と、 該カウンタの計数値が水平同期信号のパルス巾
に相当する計数値より大きいことを検出する検出
手段と、 前記検出手段の検出出力に応答して、出力レベ
ルを反転させる反転手段とを備え、 前記反転手段の出力を前記排他的論理和回路の
前記第１の入力端へ入力し、前記排他的論理和回
路の入力を垂直同期信号とし、前記排他的論理和
回路の出力を水平同期信号とすることを特徴とす
る同期分離回路が提供される。
上記構成によれば、各水平走査期間毎に該排他
的論理和回路の出力が第１のレベル変化を生じた
後に持続されるパルス巾が該水平同期信号のパル
ス巾より大きいことが判別された時点で、垂直同
期信号の発生を開始および終了させ、このように
して垂直同期信号を生成させることによつて、該
複合同期信号から、水平同期信号と垂直同期信号
とを分離することができる。
的論理和回路の出力が第１のレベル変化を生じた
後に持続されるパルス巾が該水平同期信号のパル
ス巾より大きいことが判別された時点で、垂直同
期信号の発生を開始および終了させ、このように
して垂直同期信号を生成させることによつて、該
複合同期信号から、水平同期信号と垂直同期信号
とを分離することができる。
第１図は本発明の１実施例としての同期分離回
路の構成を示すもので、２１は排他的ノア回路
で、その一方の入力側にはテレビジヨン装置１か
ら複合同期信号（コンポジツトSYNC）（第２図
ａ参照）が入力され、他方の入力側には後述する
トグル型フリツプフロツプ２６の出力側に生成さ
れる垂直同期信号VSYNC（第２図ｃ参照）が入
力され、これにより該排他的ノア回路２１の出力
側から水平同期信号HSYNC（第２図ｂ参照）が
出力される。２２はカウンタであつて、該水平同
期信号HSYNCがローレベルからハイレベルに立
上るたびに（すなわち各水平走査期間において該
複合同期信号が後述する時刻t1乃至t5などでレベ
ル変化するたびにカウントイネーブルの状態にな
り、CRTコントローラにおいて発生されるキヤ
ラクタクロツクのカウントを開始する。
路の構成を示すもので、２１は排他的ノア回路
で、その一方の入力側にはテレビジヨン装置１か
ら複合同期信号（コンポジツトSYNC）（第２図
ａ参照）が入力され、他方の入力側には後述する
トグル型フリツプフロツプ２６の出力側に生成さ
れる垂直同期信号VSYNC（第２図ｃ参照）が入
力され、これにより該排他的ノア回路２１の出力
側から水平同期信号HSYNC（第２図ｂ参照）が
出力される。２２はカウンタであつて、該水平同
期信号HSYNCがローレベルからハイレベルに立
上るたびに（すなわち各水平走査期間において該
複合同期信号が後述する時刻t1乃至t5などでレベ
ル変化するたびにカウントイネーブルの状態にな
り、CRTコントローラにおいて発生されるキヤ
ラクタクロツクのカウントを開始する。
２４は比較回路であつて該カウンタ２２のカウ
ント値が該CRTコントローラにプログラムされ
ている所定のデジタル値２３と比較（この実施例
では該デジタル値として該HSYNCパルス巾の２
倍長に対応する値と比較）され、該カウンタ２２
のカウント値が該デジタル値を越えた場合（すな
わち各水平走査期間において該複合同期信号のレ
ベル変化後のレベルがHSYNCパルス巾の２倍を
越えた場合）、該比較回路２４の出力側から第２
図ｅに示されるパルスＰが出力される。２５はエ
ツジ検出回路であつて該比較回路２４からパルス
Ｐの立上りエツジを検出し、該検出信号がトグル
フリツプフロツプ２６に入力されるたびに、該ト
グルフリツプフロツプ２６の出力側からは第２図
ｄに示されるように交互に反転する出力信号を生
じ、この出力信号が垂直同期信号VSYNCとして
（第２図ｃ参照）CRTコントローラに入力され
る。
ント値が該CRTコントローラにプログラムされ
ている所定のデジタル値２３と比較（この実施例
では該デジタル値として該HSYNCパルス巾の２
倍長に対応する値と比較）され、該カウンタ２２
のカウント値が該デジタル値を越えた場合（すな
わち各水平走査期間において該複合同期信号のレ
ベル変化後のレベルがHSYNCパルス巾の２倍を
越えた場合）、該比較回路２４の出力側から第２
図ｅに示されるパルスＰが出力される。２５はエ
ツジ検出回路であつて該比較回路２４からパルス
Ｐの立上りエツジを検出し、該検出信号がトグル
フリツプフロツプ２６に入力されるたびに、該ト
グルフリツプフロツプ２６の出力側からは第２図
ｄに示されるように交互に反転する出力信号を生
じ、この出力信号が垂直同期信号VSYNCとして
（第２図ｃ参照）CRTコントローラに入力され
る。
なお、上述したようにして生成された垂直同期
信号VSYNCは、一方の入力側から複合同期信号
（コンポジツトSYNC）が入力される排他的ノア
回路２１の他方の入力側にも供給されており、該
排他的ノア回路２１は該２つの入力信号レベルが
一致したときはハイレベル、不一致のときはロー
レベルとなることにより、該排他的ノア回路２１
の出力側からは、上記第２図ｂに示されるよう
に、該垂直同期信号VSYNCと同極性の水平同期
信号HSYNCが生成され、該垂直同期VSYNCと
ともにCRTコントローラに入力される。
信号VSYNCは、一方の入力側から複合同期信号
（コンポジツトSYNC）が入力される排他的ノア
回路２１の他方の入力側にも供給されており、該
排他的ノア回路２１は該２つの入力信号レベルが
一致したときはハイレベル、不一致のときはロー
レベルとなることにより、該排他的ノア回路２１
の出力側からは、上記第２図ｂに示されるよう
に、該垂直同期信号VSYNCと同極性の水平同期
信号HSYNCが生成され、該垂直同期VSYNCと
ともにCRTコントローラに入力される。
ここで上述したHSYNCパルス巾の２倍に相当
するデジタル値がCRTコントローラにプログラ
ムされる状態について、以下第３図を用いて説明
する。
するデジタル値がCRTコントローラにプログラ
ムされる状態について、以下第３図を用いて説明
する。
第３図はCRTコントローラ３の内部における
水平走査系に関連する回路構成を概略的に示すも
ので、３１は水平カウンタであり、各水平走査期
間毎にクロツク発生器７から入力されるキヤラク
タクロツクをカウントする。３２は表示巾レジス
タであつて該テレビジヨン装置１の表示画面上に
おける水平方向の表示領域巾が所定のキヤラクタ
数（デジタル値）によつて設定される。３３は
HSYNC位置レジスタであつて、HSYNC発生時
点に対応する該表示画面上の位置が同じくキヤラ
クタクロツク数によつて設定される。更に３４は
周期レジスタであつて一水平走査周期に対応する
キヤラクタクロツク数が設定され、これら各レジ
スタ３２，３３，３４に設定されたデジタル値
が、該水平カウンタ３１のカウント値と、それぞ
れ比較回路３５，３６および３７において比較さ
れる。そして比較回路３５の出力側からは該表示
画面上における表示期間を示す表示タイミング信
号が出力される。
水平走査系に関連する回路構成を概略的に示すも
ので、３１は水平カウンタであり、各水平走査期
間毎にクロツク発生器７から入力されるキヤラク
タクロツクをカウントする。３２は表示巾レジス
タであつて該テレビジヨン装置１の表示画面上に
おける水平方向の表示領域巾が所定のキヤラクタ
数（デジタル値）によつて設定される。３３は
HSYNC位置レジスタであつて、HSYNC発生時
点に対応する該表示画面上の位置が同じくキヤラ
クタクロツク数によつて設定される。更に３４は
周期レジスタであつて一水平走査周期に対応する
キヤラクタクロツク数が設定され、これら各レジ
スタ３２，３３，３４に設定されたデジタル値
が、該水平カウンタ３１のカウント値と、それぞ
れ比較回路３５，３６および３７において比較さ
れる。そして比較回路３５の出力側からは該表示
画面上における表示期間を示す表示タイミング信
号が出力される。
次に該水平カウンタ３１のカウント値が該
HSYNC位置レジスタ３３に設定されている設定
値に一致すると、該比較回路３６の出力によつて
フリツプフロツプ３８がセツトされ、その出力側
からHSYNCパルスの発生を開始するとともに、
該HSYNCのパルス巾をキヤラクタクロツクによ
つてカウントするためのカウンタ３９のカウント
動作を開始させる。４０は該HSYNCのパルス巾
がキヤラクタクロツク数（デジタル値）によつて
設定されているレジスタであつて、比較回路４１
において該カウンタ３９のカウント値が該レジス
タ４０の設定値に一致すると、該比較回路４１の
出力によつて該フリツプフロツプ３８をリセツト
し、該HSYNCパルスのパルス巾が該設定値とさ
れる。更に水平カウンタ３１のカウント値が周期
レジスタ３４に設定されている設定値に一致した
とき、該比較回路３７の出力によつて該水平カウ
ンタ３１がリセツトされ、次の水平走査期間に対
応して同様の動作が繰り返される。
HSYNC位置レジスタ３３に設定されている設定
値に一致すると、該比較回路３６の出力によつて
フリツプフロツプ３８がセツトされ、その出力側
からHSYNCパルスの発生を開始するとともに、
該HSYNCのパルス巾をキヤラクタクロツクによ
つてカウントするためのカウンタ３９のカウント
動作を開始させる。４０は該HSYNCのパルス巾
がキヤラクタクロツク数（デジタル値）によつて
設定されているレジスタであつて、比較回路４１
において該カウンタ３９のカウント値が該レジス
タ４０の設定値に一致すると、該比較回路４１の
出力によつて該フリツプフロツプ３８をリセツト
し、該HSYNCパルスのパルス巾が該設定値とさ
れる。更に水平カウンタ３１のカウント値が周期
レジスタ３４に設定されている設定値に一致した
とき、該比較回路３７の出力によつて該水平カウ
ンタ３１がリセツトされ、次の水平走査期間に対
応して同様の動作が繰り返される。
以上のように該CRTコントローラ内部におい
ては、該HSYNCパルス巾に対応するキヤラクタ
クロツク数が所定ビツトのデジタル値として設定
されており、該デジタル値をシフトレジスタ４２
によつて１ビツト上位ビツト側にシフトさせるこ
とによつて該デジタル値を２倍（すなわち
HSYNCパルス巾×２に対応するデジタル値）を
設定することができ、この定数値を上記第１図に
示される比較回路２４に入力するようにされてい
る。
ては、該HSYNCパルス巾に対応するキヤラクタ
クロツク数が所定ビツトのデジタル値として設定
されており、該デジタル値をシフトレジスタ４２
によつて１ビツト上位ビツト側にシフトさせるこ
とによつて該デジタル値を２倍（すなわち
HSYNCパルス巾×２に対応するデジタル値）を
設定することができ、この定数値を上記第１図に
示される比較回路２４に入力するようにされてい
る。
そして本発明にかかる同期分離回路２は以上の
ように構成されているので、該排他的ノア回路２
１に入力されるコンポジツトSYNC信号が例えば
時刻t1においてローレベルとなり（該コンポジツ
トSYNC信号に含まれる水平同期信号の発生に対
応して）、該排他的ノア回路２１の出力側がハイ
レベルとなつた場合には、それによつてカウンタ
２２のカウント動作を開始するが、そのカウント
数が該水平同期信号のパルス巾に対応する値とな
つたところで該コンポジツトSYNC信号がハイレ
ベルとなり（排他的ノア回路２１の出力がローレ
ベルとなり）、そのカウント動作を終了するため
該比較回路２４からは何等出力を生ずることがな
い。
ように構成されているので、該排他的ノア回路２
１に入力されるコンポジツトSYNC信号が例えば
時刻t1においてローレベルとなり（該コンポジツ
トSYNC信号に含まれる水平同期信号の発生に対
応して）、該排他的ノア回路２１の出力側がハイ
レベルとなつた場合には、それによつてカウンタ
２２のカウント動作を開始するが、そのカウント
数が該水平同期信号のパルス巾に対応する値とな
つたところで該コンポジツトSYNC信号がハイレ
ベルとなり（排他的ノア回路２１の出力がローレ
ベルとなり）、そのカウント動作を終了するため
該比較回路２４からは何等出力を生ずることがな
い。
一方該コンポジツトSYNC信号が時刻t2におい
てローレベルとなり（該コンポジツトSYNC信号
に含まれる垂直同期信号の発生に対応して）、該
排他的ノア回路２１の出力側がハイレベルとなつ
た場合には、同様にして該カウンタ２２がカウン
ト動作を開始し、そのカウント数が該比較回路２
４に入力されている該水平同期信号のパルス巾の
２倍に対応する値となつたところで該比較回路２
４から第２図ｅに示されるパルス出力Ｐを生じ、
以後上述したようにしてトグルフリツプフロツプ
２６の出力側から第２図ｃに示されるハイレベル
の垂直同期信号VSYNCが生成される。したがつ
て該排他的ノア回路の出力側の水平同期信号
HSYNCはロウレベルとなり、カウンタ２２はそ
のカウント動作を終了する。その後、時刻t3、t4
でコンポジツトSYNC信号がハイレベル（垂直同
期信号の期間内における水平同期信号の発生に対
応して）となつた場合（この場合には該排他的ノ
ア回路２１に入力されるVSYNC信号がハイレベ
ルであることによりその出力側のHSYNC信号も
ハイレベルとなる）には、上記時刻t1における場
合と同様に、該カウンタ２２が一旦カウント動作
を開始するが、該比較回路２４からは何等出力を
生じない。この場合の該カウンタ２２の動作は、
時刻t1における動作と同様である。そして時刻t5
において該コンポジツトSYNC信号がハイレベル
となり（該コンポジツトSYNC信号に含まれる垂
直同期信号の終了に対応して）、該排他的ノア回
路２１の出力側もハイレベルとなつた場合には、
上記時刻t2における場合と同様に、カウンタ２２
のカウント値がHSYNCパルス巾の２倍に対応す
る値となつたところで、比較回路２４からパルス
出力Ｐを生じ、それによつて該トグルフリツプフ
ロツプ２６の出力をハイレベルからローレベルに
反転させ、垂直同期信号VSYNCを終了させる。
この場合の該カウンタ２２の動作は、上記時刻t2
における動作と同様である。（ただしカウンタ２
２のカウント動作終了時には、垂直同期信号
VSYNCがロウレベルとなり、排他的ノア回路の
出力側の水平同期信号HSYNCもロウレベルとな
る。）なお該排他的ノア回路２１の出力信号は第
２図ｂに示されており、該出力信号が水平同期信
号HSYNCとされることは上述したとおりであ
る。
てローレベルとなり（該コンポジツトSYNC信号
に含まれる垂直同期信号の発生に対応して）、該
排他的ノア回路２１の出力側がハイレベルとなつ
た場合には、同様にして該カウンタ２２がカウン
ト動作を開始し、そのカウント数が該比較回路２
４に入力されている該水平同期信号のパルス巾の
２倍に対応する値となつたところで該比較回路２
４から第２図ｅに示されるパルス出力Ｐを生じ、
以後上述したようにしてトグルフリツプフロツプ
２６の出力側から第２図ｃに示されるハイレベル
の垂直同期信号VSYNCが生成される。したがつ
て該排他的ノア回路の出力側の水平同期信号
HSYNCはロウレベルとなり、カウンタ２２はそ
のカウント動作を終了する。その後、時刻t3、t4
でコンポジツトSYNC信号がハイレベル（垂直同
期信号の期間内における水平同期信号の発生に対
応して）となつた場合（この場合には該排他的ノ
ア回路２１に入力されるVSYNC信号がハイレベ
ルであることによりその出力側のHSYNC信号も
ハイレベルとなる）には、上記時刻t1における場
合と同様に、該カウンタ２２が一旦カウント動作
を開始するが、該比較回路２４からは何等出力を
生じない。この場合の該カウンタ２２の動作は、
時刻t1における動作と同様である。そして時刻t5
において該コンポジツトSYNC信号がハイレベル
となり（該コンポジツトSYNC信号に含まれる垂
直同期信号の終了に対応して）、該排他的ノア回
路２１の出力側もハイレベルとなつた場合には、
上記時刻t2における場合と同様に、カウンタ２２
のカウント値がHSYNCパルス巾の２倍に対応す
る値となつたところで、比較回路２４からパルス
出力Ｐを生じ、それによつて該トグルフリツプフ
ロツプ２６の出力をハイレベルからローレベルに
反転させ、垂直同期信号VSYNCを終了させる。
この場合の該カウンタ２２の動作は、上記時刻t2
における動作と同様である。（ただしカウンタ２
２のカウント動作終了時には、垂直同期信号
VSYNCがロウレベルとなり、排他的ノア回路の
出力側の水平同期信号HSYNCもロウレベルとな
る。）なお該排他的ノア回路２１の出力信号は第
２図ｂに示されており、該出力信号が水平同期信
号HSYNCとされることは上述したとおりであ
る。
以上述べたように、上記カウンタ２２は、排他
的ノア回路の出力側（すなわち水平同期信号
HSYNC）の立ち上りでキヤラクタクロツクのカ
ウント動作を開始し、その立下りで該カウント動
作を終了する。ここで上記実施例では排他的ノア
回路２１が用いられているが、これは排他的オア
回路であつてもよく、その場合は上記水平同期信
号HSYNCは反転して表れる。すなわちそのとき
は、該水平同期信号HSYNCの立下りでカウント
動作を開始し、その立上りでカウント動作を終了
する。つまり、本発明に用いられるカウンタ回路
２２は、排他的論理和回路の出力の一方のレベル
変化でカウント動作を開始し、他方のレベル変化
でカウント動作を終了（リセツト）する。
的ノア回路の出力側（すなわち水平同期信号
HSYNC）の立ち上りでキヤラクタクロツクのカ
ウント動作を開始し、その立下りで該カウント動
作を終了する。ここで上記実施例では排他的ノア
回路２１が用いられているが、これは排他的オア
回路であつてもよく、その場合は上記水平同期信
号HSYNCは反転して表れる。すなわちそのとき
は、該水平同期信号HSYNCの立下りでカウント
動作を開始し、その立上りでカウント動作を終了
する。つまり、本発明に用いられるカウンタ回路
２２は、排他的論理和回路の出力の一方のレベル
変化でカウント動作を開始し、他方のレベル変化
でカウント動作を終了（リセツト）する。
なお本発明の同期分離回路によつて生成される
垂直同期信号VSYNCは上記第２図ｃに示される
ように、第２図ａのコンポジツトSYNC信号に含
まれる垂直同期信号とは、HSYNCのパルス巾の
２倍に相当する分だけ位相のずれを有しており、
また水平同期信号HSYNCは第２図ｂに示される
ように、ブランキング期間内の時刻t2およびt5に
おいてそのパルス巾が通常時のパルス巾の２倍と
なるが、これらの点は上記従来形のアナログ形式
の同期分離回路の場合にも同様に生ずる（この場
合にもCR定数分だけおくれを生ずる）ことであ
つて、実用上、何等支障を生ずるものではない。
垂直同期信号VSYNCは上記第２図ｃに示される
ように、第２図ａのコンポジツトSYNC信号に含
まれる垂直同期信号とは、HSYNCのパルス巾の
２倍に相当する分だけ位相のずれを有しており、
また水平同期信号HSYNCは第２図ｂに示される
ように、ブランキング期間内の時刻t2およびt5に
おいてそのパルス巾が通常時のパルス巾の２倍と
なるが、これらの点は上記従来形のアナログ形式
の同期分離回路の場合にも同様に生ずる（この場
合にもCR定数分だけおくれを生ずる）ことであ
つて、実用上、何等支障を生ずるものではない。
また第１図に示される実施例においては、比較
回路２４に入力される定数値（デジタル値）とし
てHSYNCパルス巾の２倍に対応する値が設定さ
れているが、これは必ずしも２倍に限られるもの
ではなく、該HSYNCのパルス巾より大きいか否
かを判別することができる限り、該定数値として
該パルス巾より大きい適宜の値を設定すればよい
ことは明らかである。
回路２４に入力される定数値（デジタル値）とし
てHSYNCパルス巾の２倍に対応する値が設定さ
れているが、これは必ずしも２倍に限られるもの
ではなく、該HSYNCのパルス巾より大きいか否
かを判別することができる限り、該定数値として
該パルス巾より大きい適宜の値を設定すればよい
ことは明らかである。
本発明によれば、同期分離回路をデジタル型に
構成し、CRTコントローラとのワンチツプ化
（換言すればCRTコントローラ内部での同期検
出）を実現することができる。
構成し、CRTコントローラとのワンチツプ化
（換言すればCRTコントローラ内部での同期検
出）を実現することができる。
更に本発明によれば、比較的簡単な回路で複合
同期信号から水平、垂直同期信号を分離すること
ができ、しかも複合同期信号の周期の変動があつ
ても、水平同期信号のパルス巾が垂直同期信号の
開始時および終了時に拡がることを検出している
ため、誤動作のおそれがなくなる。
同期信号から水平、垂直同期信号を分離すること
ができ、しかも複合同期信号の周期の変動があつ
ても、水平同期信号のパルス巾が垂直同期信号の
開始時および終了時に拡がることを検出している
ため、誤動作のおそれがなくなる。
第１図は本発明の１実施例としての同期分離回
路の構成を示すブロツク図、第２図は第１図の回
路の動作を説明するタイミング図、第３図は、第
１図の同期分離回路とともに画像付加装置を構成
するCRTコントローラ内部における水平走査系
回路の要部のブロツク図、第４図は、テレビジヨ
ン装置に対して画像を付加するシステムの概略を
示すブロツク図、第５図は、従来形の同期分離回
路を例示するブロツク図である。 （符号の説明）、２１：排他的ノア回路、コン
ポジツトSYNC：複合同期信号、HSYNC：水平
同期信号、VSYNC：垂直同期信号。
路の構成を示すブロツク図、第２図は第１図の回
路の動作を説明するタイミング図、第３図は、第
１図の同期分離回路とともに画像付加装置を構成
するCRTコントローラ内部における水平走査系
回路の要部のブロツク図、第４図は、テレビジヨ
ン装置に対して画像を付加するシステムの概略を
示すブロツク図、第５図は、従来形の同期分離回
路を例示するブロツク図である。 （符号の説明）、２１：排他的ノア回路、コン
ポジツトSYNC：複合同期信号、HSYNC：水平
同期信号、VSYNC：垂直同期信号。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力端と、複合同期信号を受ける第２
の入力端とを有する排他的論理和回路と、 該排他的論理和回路の出力の第１のレベル変化
に応答して、クロツクの計数を開始し、続く第２
のレベル変化に応答して計数を終了するカウンタ
と、 該カウンタの計数値が水平同期信号のパルス巾
に相当する計数値より大きいことを検出する検出
手段と、 前記検出手段の検出出力に応答して、出力レベ
ルを反転させる反転手段とを備え、 前記反転手段の出力を前記排他的論理和回路の
前記第１の入力端へ入力し、前記排他的論理和回
路の入力を垂直同期信号とし、前記排他的論理和
回路の出力を水平同期信号とすることを特徴とす
る同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21467085A JPS6276869A (ja) | 1985-09-30 | 1985-09-30 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21467085A JPS6276869A (ja) | 1985-09-30 | 1985-09-30 | 同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276869A JPS6276869A (ja) | 1987-04-08 |
| JPH0327144B2 true JPH0327144B2 (ja) | 1991-04-15 |
Family
ID=16659623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21467085A Granted JPS6276869A (ja) | 1985-09-30 | 1985-09-30 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276869A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11216856A (ja) | 1997-11-14 | 1999-08-10 | Canon Inc | 記録装置および方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251814A (en) * | 1975-10-24 | 1977-04-26 | Hitachi Ltd | Synchronizing separation circuit |
| JPS5718165A (en) * | 1980-07-09 | 1982-01-29 | Toshiba Corp | Television synchronizing signal separation system |
| JPS58221574A (ja) * | 1982-06-18 | 1983-12-23 | Sansui Electric Co | 垂直同期信号検出回路 |
-
1985
- 1985-09-30 JP JP21467085A patent/JPS6276869A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251814A (en) * | 1975-10-24 | 1977-04-26 | Hitachi Ltd | Synchronizing separation circuit |
| JPS5718165A (en) * | 1980-07-09 | 1982-01-29 | Toshiba Corp | Television synchronizing signal separation system |
| JPS58221574A (ja) * | 1982-06-18 | 1983-12-23 | Sansui Electric Co | 垂直同期信号検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276869A (ja) | 1987-04-08 |
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