KR910007193Y1 - 자화면의 디스플레이 스타트 포인트 가변회로 - Google Patents

Abstract

내용 없음.

Description

자화면의 디스플레이 스타트 포인트 가변회로

제1도는 본 고안의 회로도.

제2도는 제1도의 각 부분에 대한 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 멀티바이브레이터 20 : 클럭발생기

30 : 레지스터 40-42 : 제1-3논리곱소자

I1-I4 : 반전소자 R1 : 저항

C1 : 콘덴서

본 고안은 픽츄어인 픽츄어(Picture in Picture ; 이하 PIP라 함) 기능을 구비한 화상처리장치에 있어서 자화면 발생회로에 관한 것으로, 특히 자화면의 위치를 원하는 위치로 수직 이동할수 있는 회로에 관한 것이다.

통상적으로 PIP기능은 화상처리시스템에 있어서 하나의 모화면상의 일부구간을 점유하여 하나 또는 다수의 다른 화면을 나타내기 위한 자화면을 단일 스크린상에 디스플레이(Display)하는 기술을 통칭하고 있다. 그러나 상기 PIP기능를 구비하는 종래의 화상처리시스템은 자화면 발생 콘트롤러(Controller)내부에서 모화면의 수평동기 신호의 수를 일정한 값으로 세팅된 카운터(Counter)의 값에 의해 카운팅하여 자화면의 발생 위치를 결정하였다. 따라서 자화면의 발생위치는 주화면상의 어느 일정위치에 고정되어 있게 되므로 주화면과 함께 스크린에 디스플레이되는 자화면의 수직위치를 외부의 시청자는 가변할 수 없는 문제점이 있었다.

또한 외부에서 수직위치를 제어한다 하더라도 이는 RC시정수에 의한 딜레이 타임(Delay Time)을 조절하였으므로 주위온도에 따라 그 변화가 커지게 되어 자화면의 위치변동을 정확히 가변할 수 없었다.

따라서 본 고안의 목적은 PIP기능을 구비한 화상치리 시스템의 모화면상에 존재하는 자화면의 발생위치를 외부의 시청자가 수직으로 가변할 수 있는 자화면의 디스플레이 스타트 포인트 가변회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

시스템의 동기분리부로 부터 인가되는 모화면의 수평동기신호를 제1소정시간동안 지연 출력하는 다수의 반전소자(I1-I2)로 구성된 지연회로와, 클리어단자(CLR)로 인가되는 상기 동기본리부의 수직동기신호에 의해 클리어된 후 제1입력단자(B)로 인가되는 상기 수평동기신호와 제2입력단자(A)로 지연 입력되는 상기 수평동기신호에 의해 동작하여 상기 모화면의 수직동기신호 사이 간격보다 수평 모화면의 수평동기신호만큼이 적은 제2논리 상태의 펄스폭을 갖는 제1펄프열을 발생하는 저항(R1) 및 콘덴서(C1)을 구비한 멀티바이브레이터(10)와 상기 수평동기 신호보다 빠른 주기를 갖는 주파수의 클럭 펄스열을 발생하는 클럭발생기(20)와, 상기수직 동기신호를 리세트단자(R)로 입력하여 초기화 된후 시청자에 의해 제2소정수의 제어단자들로 부터 인가되는 제어신호가 지정하는 시간동안 상기 멀티바이브레이터의 출력단자(Q1)로 부터 입력단자(D)에 입력되는 상기 제1펄스열을 상기 클럭단자(CLK)로 인가되는 상기 클럭 발생기(20)의 클럭펄스에 의해 쉬프트(shift)시켜 반전출력단자를 통해 출력하는 레지스터(30)와, 상기 멀티바이브레이터(10)의 출력을 제2입력단자로 그리고 상기 레지스터(30)의 출력을 제1입력단자로 입력하여 논리곱함으로서 임의의 지연시간을 검출 상기 지연시간에 해당하는 제2논리상태의 지연펄스를 합성하는 제1논리곱소자(40)와, 상기 제1논리곱소자(40)의 출력을 제1입력단자로 그리고 상기 클럭발생기(20)의 클럭펄스열을 반전소자(I3)을 통해 제2입력단자로 반전입력하여 지연펄스 기간에 상기 클럭펄스를 적어도 1개 이상의 클럭펄스를 가한 제2펄스를 합성하는 제2논리곱소자(41)와, 동기분리부로 부털 출력되는 모화면의 수평동기신호를 제2입력단자로 그리고 상기 제2논리곱소자(41)출력을 반전소자(I4)를 통해 반전 입력하여 논리곱 연산함으로서 모화면의 수직동기신호 다음의 수평동기 신호와 다음 수평동기신호 사이의 수평주사기간에 적어도 1개 이상의 클럭펄스가 부가된 제2수평동기신호를 발생하여 PIP시스템 콘트롤러로 출력하는 제3논리곱소자(42)로 구성된다.

제2도는 제1도의 각 부분에 대한 출력파형도로서 제2도중 VSYN는 모화면의 수직동기신호이고, HSYN는 모화면의 수평동기신호이며, CP는 상기 클럭발생기(20)의 클럭 펄스열로서, PIP자화면의 위치를 어느정도까지 가변할 것인가에 따라 주기가 달라지는데, 1수직동기 신호 구간내에 발생되는 수평동기 신호의 갯수(242.5개)의 하나에 해당되는 수평동기신호보다 빠른 주기를 가지고 있게 된다.

FP는 제1펄스이며, ROS는 레지스터 (30)의 출력이고, FADS는 제1논리곱소자(40)의 지연펄스이며, SADS는 제2논리곱소자(41)의 제2펄스열이고, IDS는 반전소자(I4)의 출력 이며, FHSYN은 제3논리곱소자(42)의 출력인 제2수평동기 신호이다.

따라서 본 고안을 제1도 및 제2도를 참조하여 상세히 설명한다.

먼저 본 고안의 기본 개념은 1수직동기 신호의 구간내에서 발생되는 수평동기 신호의 갯수를 제어하는 것으로, 수직동기 신호의 초기 부분에 PIP의 위치 제어에 필요한 만큼의 클럭신호를 삽입하여, 이 삽입된 클럭들이 PIP콘트롤러로 하여금 그만큼의 수평동기 신호가 더 발생한 것으로 인식되게 하는 것이다.

제1도중 멀티바이브레이터(10) 및 레지스터(30)는 단일 칩(Chip)직접회로로서 시판되고 있는 일반적인 회로이고 클럭발생기(20)은 통상의 지식을 가진자라면 누구나 구성할 수 있음을 명시한다.

도시하지 않은 시스템의 동기분리부로 부터 제2도의 VSYN과 같은 모화면의 수직동기신호가 라인(1)상에 인가되고 제2도 HSYN과 같은 모화면의 수평동기신호가 라인(2)상에 인가되면 멀티바이브레이터(10)은 라인(1)을 통해 클리어 단자(CLR)로 인가되는 로우논리상태의 모화면의 수직동기신호에 의해 클리어된 후 라인(2)상의 모화면의 수평동기신호를 제1입력단자(B)로 그리고 상기 라인(2)상의 모화면의 수평동기신호를 두개의 반전소자(I1, I2)를 거쳐 제2입력단자(A)로 입력하여 제1펄스열을 출력한다. 여기서 상기 지연회로는 제1입력단자(B)로 입력되는 상기 수평동기신호의 라이징타임이 상기 제2입력단자(A)의 수평동기 신호와 중첩되지 않을 정도로 제1소정시간 지연시킨다. 따라서 상기 멀티바이브레이터(10)은 상기 제2입력단자(A)의 수평동기 신호가 로우논리상태를 유지하고 있을시 제1입력단자(B)의 상기 수평동기신호가 로우논리상태에서 하이논리상태로 변환하는 순간에 출력단자(Q1)에 저항(R1)과 콘덴서(C1)의 시정수에 의한 시간 즉 모화면의 수평동기 신호간의 기간인 63.5μsec 보다 큰 시간에 해당하는 로우논리상태로 천이시킴으로써 모화면의 수직동기신호 다음의 수평동기신호와 다음 수직동기신호 사이의 기간동안에 해당하는 제2논리상태 즉 하이논리상태를 갖는 제1펄스열을 라인(3)상에 발생한다.

여기서 상기 멀티 바이브레이터(10)는 상기 수평동기 신호를 합성하여 제1펄스열을 출력하므로 펄스 합성수단이라는 용어와 동일하게 사용됨을 이해하여야 한다.

한편 라인(1)을 통해 리세트단자(R)로 인가되는 로우논리상태의 상기 수직동기신호에 의해 초기화된 후 상기 라인(3)을 통해 멀티바이브레이터(10)의 제1펄스열을 입력단(D)으로 입력하는 레지스터(30)은 시청자가 자화면을 상하로 원하는만큼 이동시키고자 버스라인(5)을 통해 제2소정(여기서는 6비트의 제어단자로 사용됨)입력시킨 제2소정(여기서는 6비트 제어신호) 비트의 제어신호가 지정하는 시간동안에 클럭단자(CLX)로 인가되는 클럭발생기(20)의 클럭펄스에 의해 상기 제1펄스를 반전단자로 쉬프트 출력한다. 이때 상기 클럭단자(CLK)의 클럭펄스는 제2도의 CP와 같고, 반전단자에 나타나는 신호는 제2도의 ROS와 동일한 신호이다. 상기 ROS는 제1논리곱소자(40)의 제1입력단자로 인가된다.

따라서 상기 제1논리곱소자(40)는 상기 라인(3)을 통해 제2입력단자로 입력되는 멀티바이브레이터(10)의 출력과 상기 레지스터(30)의 출력을 논리곱하여 제2도의 FADS와 같은 신호를 출력한다. 그러므로 상기 레지스터(30)에 의해 지연된 임의의 시간 즉 제어신호가 지정하는 임의 시간에 해당하는 하이논리상태의 펄스를 갖는 지연펄스인 상기 FADS는 제2논리곱소자(41)의 제1입력단자로 인가된다.

그러면 반전소자(I3)를 통해 라인(4)상의 상기 클럭펄스열을 제2입력단자로 입력하는 제2논리곱소자(41)는 상기 제1입력단자로 인가되는 지연펄스와 논리곱연산을 함에 의해 제2도의 SADS와 같은 상기 지연 펄스기간동안 반전된 1개 이상의 다수의 클럭 펄스를 포함하는 제2펄스를 발생한다. 상기 제2펄스는 반전소자(I4)를 통해 반전되어 제2도 IDS와 같이 나타나고 이는 제3논리곱소자(42)의 제1입력단자로 인가된다.

이때 상기 라인(2)상의 모화면의 수평동기신호를 입력하는 제3논리곱소자(42)는 상기 반전소자(I4)를 통해 제1입력단자로 입력되는 상기 제2펄스와 논리곱연산함으로서 제2도의 FHSYN과 같은 제2수평동기신호를 발생하여 PIP시스템 콘트롤러의 카운터로 출력한다.

여기서 상기 제1-3 논리곱 소자 및 반전소자(I3, I4)는 상기 제2수평동기신호를 발생하기 위한 수단으로 사용되었으므로 제2수평동기 신호 합성수단과 동일하게 사용됨을 이해하여야 한다. 따라서 PIP시스템 콘트롤러는 상기 제2수평동기신호에 의해 기존의 발생위치로 부터 부가된 클럭펄스의 수만큼의 상부로 수직이동한 수평주사라인에 자화면을 발생하게 된다.

상술한 바와 같이 본 고안은 디지탈 회로를 이용 자화면의 수직위치를 시청자가 안정되게 조절 할 수 있는 이점이 있다.

Claims (2)

1. 모화면의 수직 및 수평동기신호를 출력하는 동기분리부와 PIP시스템 콘트롤러를 구비한 PIP화상처리장치에 있어서, 상기 모화면의 수직동기신호 및 수평동기신호를 입력하여 모화면의 수직동기신호간의 간격보다 모화면의 수평동기신호 기간만큼이 적은 제2논리상태의 제1펄스열을 출력하는 펄스합성수단과, 상기 수평동기신호보다 빠른 주기를 갖는 주파수의 클럭펄스를 발생하는 클럭발생기(20)와, 상기 수직동기신호에 의해 초기화 된후 시청자에 의해 제2소정수의 제어단자들로 부터 인가되는 제어신호가 지정하는 시간동안 상기 제1펄스열을 클럭단자(CLK)로 인가되는 클럭펄스에 의해 쉬프트시켜 반전출력단자를 통해 출력하는 레지스터(30)와, 동기분리부의 모화면의 수평동기신호 및 상기 펄스합성수단의 제1펄스와 상기 레지스터(30) 출력 및 클럭발생기(20)의 클럭펄스를 입력하여 상기 수직동기신호 다음의 수평동기신호와 다음 수평동기신호 사이에 적어도 1개 이상의 클럭펄스를 부가한 제2수평동기신호를 상기 P1P 시스템 콘트롤러로 출력하는 제2수평동기신호 합성수단으로 구성됨을 특징으로 하는 자화면의 디스플레이 스타트 포인트 가변회로.
2. 제1항에 있어서, 제2수평동기신호 합성수단이 상기 펄스합성수단의 제1펄스열과 상기 레지스터(30)의 출력을 논리곱하여 출력하는 제1논리곱소자(40)와, 상기 제1논리곱소자(40)의 출력과 반전소자(I3)에 의해 반전된 상기 클럭 펄스열을 논리곱하여 출력하는 제2논리곱소자(42)와, 상기 수평동기 신호와 반전소자(I4)에 의해 반전된 상기 제2논리곱소자(41)의 출력을 논리곱하여 상기 제2수평동기신호를 출력하는 제3논리곱소자(42)로 구성됨을 특징으로 하는 자화면의 디스플레이 스타트 포인트 가변회로.