JPH04356876A - シンクロナイザ - Google Patents
シンクロナイザInfo
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- JPH04356876A JPH04356876A JP3011319A JP1131991A JPH04356876A JP H04356876 A JPH04356876 A JP H04356876A JP 3011319 A JP3011319 A JP 3011319A JP 1131991 A JP1131991 A JP 1131991A JP H04356876 A JPH04356876 A JP H04356876A
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- 238000003708 edge detection Methods 0.000 abstract description 7
- 238000000926 separation method Methods 0.000 abstract description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 3
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は１フィールドメモリに入
力される映像信号における同期信号を基準同期信号に一
致させて出力するシンクロナイザに関する。
力される映像信号における同期信号を基準同期信号に一
致させて出力するシンクロナイザに関する。
【０００２】
【従来の技術】従来、この種のシンクロナイザは入力さ
れる映像信号が２フィールド（１フレーム）づつ順次記
憶されて出力する２フィールドメモリ方式と、映像信号
が１フィールドづつ順次記憶されて出力する１フィール
ドメモリ方式とがある。前記１フィールドメモリ方式の
シンクロナイザは、入力及び出力の同期のズレの累積に
より入力された映像信号の所定のフィールドを切り捨て
又は繰り返して読み出すことが生ずるために１フィール
ドメモリの入力側と出力側（表示側）とのフィールドの
奇数・偶数が一致しない場合に、前記１フィールドメモ
リの読出し時に新たに奇数フィールドとなった方を１Ｈ
（水平走査期間）遅延させることにより、前記入力され
る映像信号と出力される表示の映像信号との間で生じる
走査線の逆転を調整している。逆転が生ずると入力映像
信号の偶フィールドの走査線と奇フィールドの走査線の
上下関係が入れ替って表示されるため原画像の連続性が
そこなわれきわめて不都合である。これは奇数本（５２
５本）線からなる１フレームを飛び越し走査により２フ
ィールドで表示するＮＴＳＣ方式に起因するものである
。
れる映像信号が２フィールド（１フレーム）づつ順次記
憶されて出力する２フィールドメモリ方式と、映像信号
が１フィールドづつ順次記憶されて出力する１フィール
ドメモリ方式とがある。前記１フィールドメモリ方式の
シンクロナイザは、入力及び出力の同期のズレの累積に
より入力された映像信号の所定のフィールドを切り捨て
又は繰り返して読み出すことが生ずるために１フィール
ドメモリの入力側と出力側（表示側）とのフィールドの
奇数・偶数が一致しない場合に、前記１フィールドメモ
リの読出し時に新たに奇数フィールドとなった方を１Ｈ
（水平走査期間）遅延させることにより、前記入力され
る映像信号と出力される表示の映像信号との間で生じる
走査線の逆転を調整している。逆転が生ずると入力映像
信号の偶フィールドの走査線と奇フィールドの走査線の
上下関係が入れ替って表示されるため原画像の連続性が
そこなわれきわめて不都合である。これは奇数本（５２
５本）線からなる１フレームを飛び越し走査により２フ
ィールドで表示するＮＴＳＣ方式に起因するものである
。
【０００３】また、図５は１フィールドメモリを用いた
従来のシンクロナイザの概略構成図を示す。同図におい
て従来のシンクロナイザは、１フィールドメモリ１に入
力映像信号Ｓｏをライトリセット信号ＲＳＴｗ及び入力
側の色副搬送波の４倍の周波数であるシステムクロック
４ｆｓｃ１ に基づいて書込み、この書込まれた映像信
号をリードリセット信号ＲＳＴＲ 及び出力側のシステ
ムクロック４ｆｓｃ２ に基づいて表示映像信号Ｓｖ
を奇・偶判定回路３を介して出力する構成である。
従来のシンクロナイザの概略構成図を示す。同図におい
て従来のシンクロナイザは、１フィールドメモリ１に入
力映像信号Ｓｏをライトリセット信号ＲＳＴｗ及び入力
側の色副搬送波の４倍の周波数であるシステムクロック
４ｆｓｃ１ に基づいて書込み、この書込まれた映像信
号をリードリセット信号ＲＳＴＲ 及び出力側のシステ
ムクロック４ｆｓｃ２ に基づいて表示映像信号Ｓｖ
を奇・偶判定回路３を介して出力する構成である。
【０００４】ここで、前記奇・偶判定回路３により入力
映像信号Ｓｏにおける奇数・偶数のフィールド状態を検
出して、入力側と出力側（表示側）とにおけるフィール
ドの奇数・偶数が一致しなくなった場合には、この検出
結果に基づいてフィールドの１Ｈ遅延回路を介して出力
する等の調整を行なう。
映像信号Ｓｏにおける奇数・偶数のフィールド状態を検
出して、入力側と出力側（表示側）とにおけるフィール
ドの奇数・偶数が一致しなくなった場合には、この検出
結果に基づいてフィールドの１Ｈ遅延回路を介して出力
する等の調整を行なう。
【０００５】
【発明が解決しようとする課題】従来のシンクロナイザ
は以上のように構成されていたことから、２フィールド
メモリ方式のシンクロナイザにあってはメモリ容量が膨
大なものとなり装置自体が高価格化する。また、１フィ
ールドメモリ方式のシンクロナイザにあっては、入力映
像信号におけるフィールドの奇数・偶数を検出しなけれ
ばならず、装置自体が複雑化し、さらにこの検出結果と
出力側（表示側）の奇数・偶数フィールドとの一致・不
一致を判断する奇・偶判定回路を別途設けなければなら
ないという課題を有していた。
は以上のように構成されていたことから、２フィールド
メモリ方式のシンクロナイザにあってはメモリ容量が膨
大なものとなり装置自体が高価格化する。また、１フィ
ールドメモリ方式のシンクロナイザにあっては、入力映
像信号におけるフィールドの奇数・偶数を検出しなけれ
ばならず、装置自体が複雑化し、さらにこの検出結果と
出力側（表示側）の奇数・偶数フィールドとの一致・不
一致を判断する奇・偶判定回路を別途設けなければなら
ないという課題を有していた。
【０００６】本発明は前記課題を解消するためになされ
たもので、簡略な構成で入出力される各映像信号におけ
る各フィールドの奇数・偶数の相違に起因する走査線の
逆転を防止することができるシンクロナイザを提案する
ことを目的とする。
たもので、簡略な構成で入出力される各映像信号におけ
る各フィールドの奇数・偶数の相違に起因する走査線の
逆転を防止することができるシンクロナイザを提案する
ことを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図を示す。同図において本発明に係るシンクロナイザは
、映像信号の１フィールド分だけ記憶する１フィールド
メモリ（１）に書込み同期信号に基づいて入力映像信号
を書込むと共に、前記書込み同期信号に非同期であって
出力映像信号における各フィールドの起点を示す信号を
含む読出し同期信号に基づいて前記１フィールドメモリ
（１）の映像信号を読出し、前記入力映像信号と読出さ
れた出力映像信号とにおけるフィールドの奇数・偶数の
相違に基づく走査線の反転を調整するシンクロナイザに
おいて、前記読出し同期信号に基づいて書込み同期信号
の書込みタイミングを調整して書込みリセット信号を出
力するリセット信号発生手段（２）を備え、前記書込み
リセット信号で特定される書込みタイミングで入力映像
信号を前記１フィールドメモリ（１）に書込むものであ
る。
図を示す。同図において本発明に係るシンクロナイザは
、映像信号の１フィールド分だけ記憶する１フィールド
メモリ（１）に書込み同期信号に基づいて入力映像信号
を書込むと共に、前記書込み同期信号に非同期であって
出力映像信号における各フィールドの起点を示す信号を
含む読出し同期信号に基づいて前記１フィールドメモリ
（１）の映像信号を読出し、前記入力映像信号と読出さ
れた出力映像信号とにおけるフィールドの奇数・偶数の
相違に基づく走査線の反転を調整するシンクロナイザに
おいて、前記読出し同期信号に基づいて書込み同期信号
の書込みタイミングを調整して書込みリセット信号を出
力するリセット信号発生手段（２）を備え、前記書込み
リセット信号で特定される書込みタイミングで入力映像
信号を前記１フィールドメモリ（１）に書込むものであ
る。
【０００８】
【作用】本発明においては、読出し同期信号に基づいて
リセット信号発生手段が書込み同期信号の書込みタイミ
ングを調整して書込みリセット信号を出力し、この書込
みリセット信号で特定される書込みタイミングで入力映
像信号を１フィールドメモリに書込むことにより、１フ
ィールドメモリからの映像信号の読出し時ではなく、書
込み時において読出す際のフィールドに即した形式で書
込むこととなり、入力側及び出力側における走査線の逆
転を簡略な装置構成により防止する。
リセット信号発生手段が書込み同期信号の書込みタイミ
ングを調整して書込みリセット信号を出力し、この書込
みリセット信号で特定される書込みタイミングで入力映
像信号を１フィールドメモリに書込むことにより、１フ
ィールドメモリからの映像信号の読出し時ではなく、書
込み時において読出す際のフィールドに即した形式で書
込むこととなり、入力側及び出力側における走査線の逆
転を簡略な装置構成により防止する。
【０００９】
【実施例】以下、本発明の一実施例を図２及び図３に基
づいて説明する。図２は本実施シンクロナイザの要部詳
細ブロック図、図３は本実施の動作タイミングチャート
を示す。前記各図において本実施例に係るシンクロナイ
ザは、映像信号を１フィールド分記憶する１フィールド
メモリ１と、この１フィールドメモリ１の書込み・読出
を制御するリセット信号を発生するリセット信号発生部
２とを備える構成である。
づいて説明する。図２は本実施シンクロナイザの要部詳
細ブロック図、図３は本実施の動作タイミングチャート
を示す。前記各図において本実施例に係るシンクロナイ
ザは、映像信号を１フィールド分記憶する１フィールド
メモリ１と、この１フィールドメモリ１の書込み・読出
を制御するリセット信号を発生するリセット信号発生部
２とを備える構成である。
【００１０】前記１フィールドメモリ１は、前記図５記
載の従来技術と同様に構成され、入力映像信号Ｓｏがこ
の信号の画像起点を特定するライトリセット信号ＲＳＴ
ｗ及びシステムクロック４ｆｓｃ１ により書込まれる
と共に、この書込まれた映像信号が表示側の画像起点を
特定するリードリセット信号ＲＳＴＲ 及びシステムク
ロック４ｆｓｃ２ に基づいて表示映像信号Ｓｖ とし
て読出され、この読出された表示映像信号Ｓｖ を表示
装置（図示を省略する）に出力する構成である。
載の従来技術と同様に構成され、入力映像信号Ｓｏがこ
の信号の画像起点を特定するライトリセット信号ＲＳＴ
ｗ及びシステムクロック４ｆｓｃ１ により書込まれる
と共に、この書込まれた映像信号が表示側の画像起点を
特定するリードリセット信号ＲＳＴＲ 及びシステムク
ロック４ｆｓｃ２ に基づいて表示映像信号Ｓｖ とし
て読出され、この読出された表示映像信号Ｓｖ を表示
装置（図示を省略する）に出力する構成である。
【００１１】前記リセット信号発生部２は、入力映像信
号Ｓｏの画像同期をとる同期信号ＳＹＮＣから垂直同期
信号ＳＹＮＣＶ を分離するＶ分離回路２１と、この分
離された垂直同期信号ＳＹＮＣＶ により得られるフィ
ールドパルスｆＰｗ（デューティ比２６２．５：２６２
．５）を入力側の水平発振周波数信号Ｈｗに基づいて保
持してデューティ比２６３：２６２の変換フィールドパ
ルスｆＰｗ１として出力するＶラッチ回路２２と、この
デューティ比２６３：２６２の変換フィールドパルスｆ
Ｐｗ１及び表示側の表示映像信号Ｓｖ における奇数フ
レームのとき１、偶数フレームのとき０をとるフレーム
パルスＦＰＲ の論理積条件を求めてマスク信号ｆＰＭ
を出力するアンド回路２３と、このマスク信号ｆＰＭ
によりリセットされ、前記入力映像信号Ｓｏの水平発
振周波数信号Ｈｗを積算して偶数フレーム起点信号ｆＰ
Ｅ をする２６２カウンタ２４と、この偶数フレーム起
点信号ｆＰＥ と前記マスク信号ｆＰＭ との論理和条
件を求めてライトリセット信号ＲＳＴＭＥを出力するオ
ア回路２５と、このライトリセット信号ＲＳＴＭＥを入
力側のシステムクロック４ｆｓｃ１ に同期させ、前記
ライトリセット信号ＲＳＴｗを１フィールドメモリ１に
出力する書込エッジ検出回路２６と、表示映像信号Ｓｖ
のフレームパルスＦＰＲ で表示側のシステムクロック
４ｆｓｃ２ のタイミングを保持してリードリセット信
号ＦＰＲ を１フィールドメモリ１に出力する読出エッ
ジ検出回路２７とを備える構成である。
号Ｓｏの画像同期をとる同期信号ＳＹＮＣから垂直同期
信号ＳＹＮＣＶ を分離するＶ分離回路２１と、この分
離された垂直同期信号ＳＹＮＣＶ により得られるフィ
ールドパルスｆＰｗ（デューティ比２６２．５：２６２
．５）を入力側の水平発振周波数信号Ｈｗに基づいて保
持してデューティ比２６３：２６２の変換フィールドパ
ルスｆＰｗ１として出力するＶラッチ回路２２と、この
デューティ比２６３：２６２の変換フィールドパルスｆ
Ｐｗ１及び表示側の表示映像信号Ｓｖ における奇数フ
レームのとき１、偶数フレームのとき０をとるフレーム
パルスＦＰＲ の論理積条件を求めてマスク信号ｆＰＭ
を出力するアンド回路２３と、このマスク信号ｆＰＭ
によりリセットされ、前記入力映像信号Ｓｏの水平発
振周波数信号Ｈｗを積算して偶数フレーム起点信号ｆＰ
Ｅ をする２６２カウンタ２４と、この偶数フレーム起
点信号ｆＰＥ と前記マスク信号ｆＰＭ との論理和条
件を求めてライトリセット信号ＲＳＴＭＥを出力するオ
ア回路２５と、このライトリセット信号ＲＳＴＭＥを入
力側のシステムクロック４ｆｓｃ１ に同期させ、前記
ライトリセット信号ＲＳＴｗを１フィールドメモリ１に
出力する書込エッジ検出回路２６と、表示映像信号Ｓｖ
のフレームパルスＦＰＲ で表示側のシステムクロック
４ｆｓｃ２ のタイミングを保持してリードリセット信
号ＦＰＲ を１フィールドメモリ１に出力する読出エッ
ジ検出回路２７とを備える構成である。
【００１２】次に、前記構成に基づく本実施例シンクロ
ナイザの動作を図３、図４を参照して説明する。この図
４は一般的なシンクロナイザの基本的なタイミングチャ
ートを示す。まず、この基本動作タイミングは入力側か
らデューティ比２６３：２６２のフレームパルスＦＰｗ
（図示を省略）が入力されると、このフレームパルスＦ
Ｐｗのエッジを検出することにより、入力映像信号Ｓｏ
におけるフィールドの先頭エッジ部分で入力側のライト
リセット信号ＲＳＴＷ１が得られる。
ナイザの動作を図３、図４を参照して説明する。この図
４は一般的なシンクロナイザの基本的なタイミングチャ
ートを示す。まず、この基本動作タイミングは入力側か
らデューティ比２６３：２６２のフレームパルスＦＰｗ
（図示を省略）が入力されると、このフレームパルスＦ
Ｐｗのエッジを検出することにより、入力映像信号Ｓｏ
におけるフィールドの先頭エッジ部分で入力側のライト
リセット信号ＲＳＴＷ１が得られる。
【００１３】ここで、入力及び表示側の時間の相対関係
が同図における（ａ）のような表示側のフレームパルス
ＦＲＲ である場合に、同図（ｂ）のように偶数フィー
ルド（２６２Ｈ）から奇数フィールド（２６３Ｈ）とい
う順序でライトリセット信号ＲＳＴＷ１が１フィールド
メモリ１に出力されて書込まれ、さらに読出されるとき
は同図鎖線矢印のように書き込みから直後の表示フレー
ムとして読み出されるので入力側及び表示側が共に偶数
フィールド（又は奇数フィールド）であるため「フィー
ルドの逆転」は生じない。しかし同図（ｃ）のように奇
数フィールド（２６３Ｈ）から偶数フィールド（２６２
Ｈ）という順序でライトリセット信号ＲＳＴｗ２が１フ
ィールドメモリ１に出力されて書込まれ、さらに読出さ
れると入力側と表示側とのフィールドの状態が異なるた
め「フィールドの逆転」が生じることとなる。この「フ
ィールドの逆転」を防止するためには、同図（ｄ）に示
すように奇数フィールド（２６３Ｈ）の水平走査期間を
２６２Ｈの偶数フィールドに調整すると共に、偶数フィ
ールド（２６２Ｈ）を２６３Ｈの奇数フィールドに調整
してリードリセット信号ＲＳＴｗ３とすることにより「
フィールドの逆転」を防止する。
が同図における（ａ）のような表示側のフレームパルス
ＦＲＲ である場合に、同図（ｂ）のように偶数フィー
ルド（２６２Ｈ）から奇数フィールド（２６３Ｈ）とい
う順序でライトリセット信号ＲＳＴＷ１が１フィールド
メモリ１に出力されて書込まれ、さらに読出されるとき
は同図鎖線矢印のように書き込みから直後の表示フレー
ムとして読み出されるので入力側及び表示側が共に偶数
フィールド（又は奇数フィールド）であるため「フィー
ルドの逆転」は生じない。しかし同図（ｃ）のように奇
数フィールド（２６３Ｈ）から偶数フィールド（２６２
Ｈ）という順序でライトリセット信号ＲＳＴｗ２が１フ
ィールドメモリ１に出力されて書込まれ、さらに読出さ
れると入力側と表示側とのフィールドの状態が異なるた
め「フィールドの逆転」が生じることとなる。この「フ
ィールドの逆転」を防止するためには、同図（ｄ）に示
すように奇数フィールド（２６３Ｈ）の水平走査期間を
２６２Ｈの偶数フィールドに調整すると共に、偶数フィ
ールド（２６２Ｈ）を２６３Ｈの奇数フィールドに調整
してリードリセット信号ＲＳＴｗ３とすることにより「
フィールドの逆転」を防止する。
【００１４】次に、前記本実施例における「フィールド
の逆転」を防止する具体的な動作について説明する。ま
ず、表示側のフレームパルスＦＰＲ が図３（ａ）に示
すように奇数→偶数→奇数のフィールド順序で表示され
るものとする。ここで、入力映像信号Ｓｏの同期信号Ｓ
ＹＮＣがＶ分離回路２１に入力され、このＶ分離回路２
１で垂直同期信号ＳＹＮＣｖが分離されて入力側のフィ
ールドパルスｆＰｗ （デューティ比２６２．５：２６
２．５）として出力される（図３（ｃ）を参照）。
の逆転」を防止する具体的な動作について説明する。ま
ず、表示側のフレームパルスＦＰＲ が図３（ａ）に示
すように奇数→偶数→奇数のフィールド順序で表示され
るものとする。ここで、入力映像信号Ｓｏの同期信号Ｓ
ＹＮＣがＶ分離回路２１に入力され、このＶ分離回路２
１で垂直同期信号ＳＹＮＣｖが分離されて入力側のフィ
ールドパルスｆＰｗ （デューティ比２６２．５：２６
２．５）として出力される（図３（ｃ）を参照）。
【００１５】この変換フィールドパルスｆＰｗ１と表示
側のフレームパルスＦＰＲ とをアンド回路２３により
論理積条件を求め、前記変換フィールドパルスｆＰｗ１
のうち表示側のフレームパルスＦＰＲ における偶数フ
ィールドに位置するパルスＱをマスクすると共に、前記
フレームパルスＦＰＲ における奇数フィールドに位置
するパルスＰを出力してマスク信号ｆＰＭ を出力する
（図３（ｅ）を参照）。
側のフレームパルスＦＰＲ とをアンド回路２３により
論理積条件を求め、前記変換フィールドパルスｆＰｗ１
のうち表示側のフレームパルスＦＰＲ における偶数フ
ィールドに位置するパルスＱをマスクすると共に、前記
フレームパルスＦＰＲ における奇数フィールドに位置
するパルスＰを出力してマスク信号ｆＰＭ を出力する
（図３（ｅ）を参照）。
【００１６】また、前記マスク信号ｆＰＭ が２６２カ
ウンタ２４にリセット信号として入力され、この２６２
カウンタ２４は前記水平発振周波数信号Ｈｗから２６２
Ｈだけ積算して表示側のフレームパルスＦＰＲ におけ
る次の奇数フィールドの起点となる奇数フィールド起点
信号ｆＰＥ を出力する（図３（ｆ）を参照）。前記マ
スク信号ｆＰＭ 及び奇数フレーム起点信号ｆＰＥ が
オア回路２５で論理和が求められてライトリセット信号
ＲＳＴＭＥが出力される（図３（ｇ）を参照）。このラ
イトリセット信号ＲＳＴＭＥは書込エッジ検出回路２６
において入力側のシステムクロック４ｆｓｃ１ との同
期がとられて１フィールドメモリ１に出力される。この
１フィールドメモリ１は前記ライトリセット信号ＲＳＴ
Ｗにより入力映像信号Ｓｏが１フィールド毎に順次書込
まれることとなる。
ウンタ２４にリセット信号として入力され、この２６２
カウンタ２４は前記水平発振周波数信号Ｈｗから２６２
Ｈだけ積算して表示側のフレームパルスＦＰＲ におけ
る次の奇数フィールドの起点となる奇数フィールド起点
信号ｆＰＥ を出力する（図３（ｆ）を参照）。前記マ
スク信号ｆＰＭ 及び奇数フレーム起点信号ｆＰＥ が
オア回路２５で論理和が求められてライトリセット信号
ＲＳＴＭＥが出力される（図３（ｇ）を参照）。このラ
イトリセット信号ＲＳＴＭＥは書込エッジ検出回路２６
において入力側のシステムクロック４ｆｓｃ１ との同
期がとられて１フィールドメモリ１に出力される。この
１フィールドメモリ１は前記ライトリセット信号ＲＳＴ
Ｗにより入力映像信号Ｓｏが１フィールド毎に順次書込
まれることとなる。
【００１７】さらに、前記ライトリセット信号ＲＳＴＷ
により書込まれた映像信号は、読出エッジ検出回路２
７にて表示側のフレームパルスＦＰＲ のエッジが読み
出すフィールドの起点として検出されシステムクロック
４ｆｓｃ２ に基づいて同期化され出力されるリードリ
セット信号ＲＳＴＲ に基づいて読出されて表示映像信
号Ｓｖとして表示装置（図示を省略）へ出力する。
により書込まれた映像信号は、読出エッジ検出回路２
７にて表示側のフレームパルスＦＰＲ のエッジが読み
出すフィールドの起点として検出されシステムクロック
４ｆｓｃ２ に基づいて同期化され出力されるリードリ
セット信号ＲＳＴＲ に基づいて読出されて表示映像信
号Ｓｖとして表示装置（図示を省略）へ出力する。
【００１８】なお、本発明を複数の映像信号を複数の表
示部からなる表示装置に表示する場合には、各映像信号
をフィールドメモリから共通したタイミングで前記複数
の映像信号を読出しできることとなる。また、本発明に
おけるシンクロナイザはＮＴＳＣ方式以外に、ＳＥＣＡ
Ｍ方式、ＰＡＬ方式に適用することもできる。
示部からなる表示装置に表示する場合には、各映像信号
をフィールドメモリから共通したタイミングで前記複数
の映像信号を読出しできることとなる。また、本発明に
おけるシンクロナイザはＮＴＳＣ方式以外に、ＳＥＣＡ
Ｍ方式、ＰＡＬ方式に適用することもできる。
【００１９】
【発明の効果】以上説明したように本発明においては、
読出し同期信号に基づいてリセット信号発生手段が書込
み同期信号の書込みタイミングを調整して書込みリセッ
ト信号を出力し、この書込みリセット信号で特定される
書込みタイミングで入力映像信号を１フィールドメモリ
に書込むことにより、入力側及び出力側における走査線
の逆転を簡略な装置構成により防止するという効果を有
する。また、複数の表示部で構成されるマルチ映像表示
装置に適用した場合には、複数の入力ソースにおけるフ
ィールドメモリからの読出しタイミングが共通化できる
こととなり、出力側（表示側）の読出しタイミングに対
する誤差発生要因がなくなるという効果を有する。
読出し同期信号に基づいてリセット信号発生手段が書込
み同期信号の書込みタイミングを調整して書込みリセッ
ト信号を出力し、この書込みリセット信号で特定される
書込みタイミングで入力映像信号を１フィールドメモリ
に書込むことにより、入力側及び出力側における走査線
の逆転を簡略な装置構成により防止するという効果を有
する。また、複数の表示部で構成されるマルチ映像表示
装置に適用した場合には、複数の入力ソースにおけるフ
ィールドメモリからの読出しタイミングが共通化できる
こととなり、出力側（表示側）の読出しタイミングに対
する誤差発生要因がなくなるという効果を有する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の要部詳細ブロック図である
。
。
【図３】本発明の一実施例の動作タイミングチャートで
ある。
ある。
【図４】本発明の前提となる一般的な動作タイミングチ
ャートである。
ャートである。
【図５】従来のシンクロナイザの概略構成図である。
１…１フィールドメモリ
２…リセット信号発生部
３…奇偶判定回路
２１…Ｖ分離回路
２２…Ｖラッチ回路
２３…アンド回路
２４…２６２カウンタ
２５…オア回路
２６…書込エッジ検出回路
２７…読出しエッジ検出回路
Claims (2)
- 【請求項１】 映像信号の１フィールド分記憶する１
フィールドメモリ（１）に書込み同期信号に基づいて入
力映像信号を書込むと共に、前記書込み同期信号に非同
期であって出力映像信号における各フィールドの起点を
示す信号を含む読出し同期信号に基づいて前記１フィー
ルドメモリ（１）の映像信号を読出し、前記入力映像信
号と読出された出力映像信号とにおけるフィールドの奇
数・偶数の相違に基づく走査線の反転をも調整するシン
クロナイザにおいて、前記読出し同期信号に基づいて書
込み同期信号の書込みタイミングを調整して書込みリセ
ット信号を出力するリセット信号発生手段（２）を備え
、前記書込みリセット信号で特定される書込みタイミン
グで入力映像信号を前記１フィールドメモリ（１）に書
込むことを特徴とするシンクロナイザ。 - 【請求項２】 前記請求項１記載のシンクロナイザに
おいて、前記リセット信号発生手段（２）は１フィール
ドメモリ（１）にこれから書込まれようとするフィール
ド中において最初に読出しを開始するフィールドが偶数
であるときは前記入力映像信号のフィールドの起点とな
る垂直同期信号を基準とし、前記最初に読出しを開始す
るフィールドが奇数であるときは前記入力映像信号の垂
直同期信号から偶フィールド分に相当する水平走査期間
の倍数分経過したときを基準として書込みリセット信号
を出力することを特徴とするシンクロナイザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011319A JP2530387B2 (ja) | 1991-01-31 | 1991-01-31 | シンクロナイザ |
| US07/827,436 US5282035A (en) | 1991-01-31 | 1992-01-29 | 1-Field memory synchronizer and synchronizing method |
| CA002060360A CA2060360A1 (en) | 1991-01-31 | 1992-01-30 | Synchronizer and synchronizing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011319A JP2530387B2 (ja) | 1991-01-31 | 1991-01-31 | シンクロナイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356876A true JPH04356876A (ja) | 1992-12-10 |
| JP2530387B2 JP2530387B2 (ja) | 1996-09-04 |
Family
ID=11774706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011319A Expired - Lifetime JP2530387B2 (ja) | 1991-01-31 | 1991-01-31 | シンクロナイザ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5282035A (ja) |
| JP (1) | JP2530387B2 (ja) |
| CA (1) | CA2060360A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3128879B2 (ja) * | 1991-08-28 | 2001-01-29 | キヤノン株式会社 | 記録装置及び再生装置 |
| US6836295B1 (en) | 1995-12-07 | 2004-12-28 | J. Carl Cooper | Audio to video timing measurement for MPEG type television systems |
| JP2005070678A (ja) * | 2003-08-27 | 2005-03-17 | Sanyo Electric Co Ltd | 画像信号処理回路及び携帯端末装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4018990A (en) * | 1975-02-13 | 1977-04-19 | Consolidated Video Systems, Inc. | Digital video synchronizer |
| JPS59185473A (ja) * | 1983-04-06 | 1984-10-22 | Tokyo Hoso:Kk | テレビジヨン同期変換装置 |
| US4688081A (en) * | 1985-01-25 | 1987-08-18 | Hitachi, Ltd. | Apparatus for correcting time base error of video signal |
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| JPH0666940B2 (ja) * | 1985-12-20 | 1994-08-24 | ソニー株式会社 | ビデオデイスク再生装置 |
| JPS62206976A (ja) * | 1986-03-06 | 1987-09-11 | Pioneer Electronic Corp | ビデオメモリ−の制御装置 |
| JPH02228888A (ja) * | 1989-03-02 | 1990-09-11 | Canon Inc | ビデオ・メモリ装置 |
-
1991
- 1991-01-31 JP JP3011319A patent/JP2530387B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-29 US US07/827,436 patent/US5282035A/en not_active Expired - Fee Related
- 1992-01-30 CA CA002060360A patent/CA2060360A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US5282035A (en) | 1994-01-25 |
| JP2530387B2 (ja) | 1996-09-04 |
| CA2060360A1 (en) | 1992-08-01 |
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