JPH03261179A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH03261179A JPH03261179A JP5926090A JP5926090A JPH03261179A JP H03261179 A JPH03261179 A JP H03261179A JP 5926090 A JP5926090 A JP 5926090A JP 5926090 A JP5926090 A JP 5926090A JP H03261179 A JPH03261179 A JP H03261179A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- bipolar transistor
- conductivity type
- low resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 230000001788 irregular Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 17
- 239000012535 impurity Substances 0.000 description 16
- 239000000758 substrate Substances 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一つの半導体素体の一面に多数のＭＯ５構造
を備えた絶縁ゲート型バイポーラトランジスタ （以下
Ｉ ＣＲＴと略す）に関する。
を備えた絶縁ゲート型バイポーラトランジスタ （以下
Ｉ ＣＲＴと略す）に関する。
ＩＧＢＴは、バイポーラトランジスタのベース電流を表
面部に形成されたＭＯＳＦＥＴより供給する。第２図は
ｎチャネル型［ＧＢＴの構造を示し、ｐチャネル型は各
部の導電型を逆にした以外は同じ構造である。この構造
は次のようにして形成される。ｐ゛シリコン蟇根板１上
エピタキシャル層２を形成し、ｎ−エピタキシャル層２
の表面にゲート絶縁層３を介してゲート電極４を設ける
。
面部に形成されたＭＯＳＦＥＴより供給する。第２図は
ｎチャネル型［ＧＢＴの構造を示し、ｐチャネル型は各
部の導電型を逆にした以外は同じ構造である。この構造
は次のようにして形成される。ｐ゛シリコン蟇根板１上
エピタキシャル層２を形成し、ｎ−エピタキシャル層２
の表面にゲート絶縁層３を介してゲート電極４を設ける
。
このゲート電極４をマスクとしてｎ−エピタキシャル層
２の表面部にｐ−不純物拡散領域５を形成すると、この
ｐ−不純物拡散領域５がゲート絶縁層３と接する部分が
チャネル部６となる０次いでｐ−不純物拡散領域５の中
にｎ゛不純物拡散領域７を選択的に形成する。ゲート電
極４の表面を眉間絶縁層８により選択的にマスキングし
た後、ｐ−不純物拡散領域５とｎ°不純物拡散領域７に
接触するようにエミッタ電極９を形成する。一方ｐ゛型
基板ｌの表面にコレクタ電極１０を形成する。
２の表面部にｐ−不純物拡散領域５を形成すると、この
ｐ−不純物拡散領域５がゲート絶縁層３と接する部分が
チャネル部６となる０次いでｐ−不純物拡散領域５の中
にｎ゛不純物拡散領域７を選択的に形成する。ゲート電
極４の表面を眉間絶縁層８により選択的にマスキングし
た後、ｐ−不純物拡散領域５とｎ°不純物拡散領域７に
接触するようにエミッタ電極９を形成する。一方ｐ゛型
基板ｌの表面にコレクタ電極１０を形成する。
このようなＩ ＧＢＴを駆動するには、エミッタ電極９
を接地し、コレクタ電極１０に正の電圧を印加し、ゲー
ト電極４に正の入力信号を加える。これによりチャネル
部６はｐ型からｎ型へ反転し、ＭＯＳＦＥＴが動作して
電子電流１ｅがエミッタ電極９．ｎ゛不純物拡散領域７
．チャネル部６を通じてｎ−エピタキシャル層２へ流れ
込む、このｎ−エピタキシャル層２は、ｐ゛基板１とｐ
−不純物拡散領域５とからなるＰＮＰ型バイポーラトラ
ンジスタのベース領域にあたり、この電子電流Ｉｅによ
ってベース領域の電位はエミッタ電極９の電位に落ちる
ことによりＰＮＰ型バイポーラトランジスタは動作し、
ホール電流１ｈがコレクタ電極１０．ｐ”基板１＋ｎ−
エピタキシャル層２゜ｐ−不純物拡散領域５を通じてエ
ミッタ電極９へ流れる。
を接地し、コレクタ電極１０に正の電圧を印加し、ゲー
ト電極４に正の入力信号を加える。これによりチャネル
部６はｐ型からｎ型へ反転し、ＭＯＳＦＥＴが動作して
電子電流１ｅがエミッタ電極９．ｎ゛不純物拡散領域７
．チャネル部６を通じてｎ−エピタキシャル層２へ流れ
込む、このｎ−エピタキシャル層２は、ｐ゛基板１とｐ
−不純物拡散領域５とからなるＰＮＰ型バイポーラトラ
ンジスタのベース領域にあたり、この電子電流Ｉｅによ
ってベース領域の電位はエミッタ電極９の電位に落ちる
ことによりＰＮＰ型バイポーラトランジスタは動作し、
ホール電流１ｈがコレクタ電極１０．ｐ”基板１＋ｎ−
エピタキシャル層２゜ｐ−不純物拡散領域５を通じてエ
ミッタ電極９へ流れる。
Ｉ ＧＢＴの電流容量を大きくするためには電子電流Ｉ
ｓを半導体素体全面において供給する必要があり、その
ために一つの半導体素体の一面に多数のＭＯ３構造を形
成し、各ＭＯＳ Ｆ ＥＴセルを並列接続する。
ｓを半導体素体全面において供給する必要があり、その
ために一つの半導体素体の一面に多数のＭＯ３構造を形
成し、各ＭＯＳ Ｆ ＥＴセルを並列接続する。
一つの半導体素体に形成された多数のＭＯＳＦＥＴセル
の特性が、ｎ−不純物拡散層２の半導体結晶のばらつき
、ｐ−不純物拡散領域５．ゲート絶縁層３形戒のための
ウェーハプロセスのばらつきあるいは個々のセルの構造
や配置などの設計上の理由からばらついた場合、Ｉｅの
みでなくＩｈも一つの半導体素体内で不均一となり、双
方の電流の和による全体の電流のばらつきが助長される
。
の特性が、ｎ−不純物拡散層２の半導体結晶のばらつき
、ｐ−不純物拡散領域５．ゲート絶縁層３形戒のための
ウェーハプロセスのばらつきあるいは個々のセルの構造
や配置などの設計上の理由からばらついた場合、Ｉｅの
みでなくＩｈも一つの半導体素体内で不均一となり、双
方の電流の和による全体の電流のばらつきが助長される
。
ｎ−エピタキシャル層２は素子の耐圧を出すため高抵抗
にされているので、この層の回内における電位のばらつ
きは緩和されにくい、このような電流のばらつきは、素
体の面積を有効に使用していないことになるばかりでな
く、素子の劣化や破壊の原因となるおそれがある。
にされているので、この層の回内における電位のばらつ
きは緩和されにくい、このような電流のばらつきは、素
体の面積を有効に使用していないことになるばかりでな
く、素子の劣化や破壊の原因となるおそれがある。
本発明の目的は、上述の欠点を除き、並列接続のＭＯＳ
ＦＥＴセルの特性にばらつきがあっても、バイポーラト
ランジスタ部のベース領域の面内における電流のばらつ
きの少ないＩ ＧＢＴを提供することにある。
ＦＥＴセルの特性にばらつきがあっても、バイポーラト
ランジスタ部のベース領域の面内における電流のばらつ
きの少ないＩ ＧＢＴを提供することにある。
上記の目的を達成するために、本発明は第一導電型の第
−層の一側に第二導電型の第二層が隣接し、その第二層
の反第−層側の表面部に複数の第一導電型の第一領域が
選択的に形成され、その第一領域の表面部に第二導電型
の第二領域が選択的に形成され、第二層の表面への露出
部と第二領域にはさまれた第一領域上に絶縁層を介して
ゲート電極が設けられ、第一、第二領域に共通にエミッ
タ電極が、第−層にコレクタ電極がそれぞれ接触し、各
エミッタ電極が並列接続されるＩ Ｃ，ＢＴにおいて、
第二層の庫さ方向における第−領域より深い中間部に幅
に比して長さの長い低抵抗領域が選択的に形成されたも
のとする。
−層の一側に第二導電型の第二層が隣接し、その第二層
の反第−層側の表面部に複数の第一導電型の第一領域が
選択的に形成され、その第一領域の表面部に第二導電型
の第二領域が選択的に形成され、第二層の表面への露出
部と第二領域にはさまれた第一領域上に絶縁層を介して
ゲート電極が設けられ、第一、第二領域に共通にエミッ
タ電極が、第−層にコレクタ電極がそれぞれ接触し、各
エミッタ電極が並列接続されるＩ Ｃ，ＢＴにおいて、
第二層の庫さ方向における第−領域より深い中間部に幅
に比して長さの長い低抵抗領域が選択的に形成されたも
のとする。
バイポーラトランジスタのベース領域に当たる第二層は
高抵抗であるが、その中に細長い低抵抗領域が存在し、
その領域はどの部分も同電位になるため、ベース領域の
電位のばらつきがなくなり、バイポーラトランジスタの
電流の不均一性が低減できる。しかし、この低抵抗領域
を全面的な低抵抗層として形成すると、エミッタ・コレ
クタ電極間への電圧印加時に、その位置で空乏層が伸び
なくなり、耐圧劣化をおこすことがある。低抵抗領域を
選択的に形成すれば、空乏層は低抵抗領域の存在しない
高抵抗の部分で広がり易いので先へ伸び、やがて低抵抗
領域を囲んでしまうとその個所での耐圧劣化は起こらな
い。
高抵抗であるが、その中に細長い低抵抗領域が存在し、
その領域はどの部分も同電位になるため、ベース領域の
電位のばらつきがなくなり、バイポーラトランジスタの
電流の不均一性が低減できる。しかし、この低抵抗領域
を全面的な低抵抗層として形成すると、エミッタ・コレ
クタ電極間への電圧印加時に、その位置で空乏層が伸び
なくなり、耐圧劣化をおこすことがある。低抵抗領域を
選択的に形成すれば、空乏層は低抵抗領域の存在しない
高抵抗の部分で広がり易いので先へ伸び、やがて低抵抗
領域を囲んでしまうとその個所での耐圧劣化は起こらな
い。
第１図は本発明の一実施例のＩ ＧＢＴの断面構造を示
し、第２図と共通の部分には同一の符号が付されている
。第２図と興なる点は明らかで、ｎエピタキシャル層２
の厚さ方向の中間位置に条状のｎ゛低抵抗領域１１が埋
込まれている。第３図ｆａ）（ｂｌ、（Ｃ１はこのよう
な耐圧１２００Ｖの低抵抗領域１１の形成過程の一例を
示す、先ず、ｐ゛シリコン基板１の上に厚さ５０Ｊｆｌ
Ｉのｎ−エピタキシャル・シリコン層２１を成長させる
。ｎ−層２１の抵抗率は１０００国である０次に第３図
ｔａ＋に示すように、表面から不純物イオン１３をドー
ズ量１ｘＩｈ／−で注入する。不純物イオンとしては、
後の拡散工程での広がりを抑えるためにひ素を用いるこ
とが望ましい。
し、第２図と共通の部分には同一の符号が付されている
。第２図と興なる点は明らかで、ｎエピタキシャル層２
の厚さ方向の中間位置に条状のｎ゛低抵抗領域１１が埋
込まれている。第３図ｆａ）（ｂｌ、（Ｃ１はこのよう
な耐圧１２００Ｖの低抵抗領域１１の形成過程の一例を
示す、先ず、ｐ゛シリコン基板１の上に厚さ５０Ｊｆｌ
Ｉのｎ−エピタキシャル・シリコン層２１を成長させる
。ｎ−層２１の抵抗率は１０００国である０次に第３図
ｔａ＋に示すように、表面から不純物イオン１３をドー
ズ量１ｘＩｈ／−で注入する。不純物イオンとしては、
後の拡散工程での広がりを抑えるためにひ素を用いるこ
とが望ましい。
次いで第３図（ｂｌに示すように、ｎ−層２１の上に同
じ不純物濃度のｎ−エピタキシャル層２２を積み、全体
の層２の厚さを１００−にする、注入された不純物１３
は、このあとのｐ−Ｍｌ域５あるいはｎ″領域７形威の
ための不純物拡散プロセスで若干拡散するが、必要に応
じてこの時点で熱拡散あるいはアニールを行って、第３
図ｔｅｌに示すようにｎ゛低抵抗領域１１を形成しても
よい。
じ不純物濃度のｎ−エピタキシャル層２２を積み、全体
の層２の厚さを１００−にする、注入された不純物１３
は、このあとのｐ−Ｍｌ域５あるいはｎ″領域７形威の
ための不純物拡散プロセスで若干拡散するが、必要に応
じてこの時点で熱拡散あるいはアニールを行って、第３
図ｔｅｌに示すようにｎ゛低抵抗領域１１を形成しても
よい。
低抵抗領域１１は、半導体素体面内をすべて同電位にす
ることが望ましいので、できるだけ長いパターンにする
。そのために、第４図にハンチングして示すように条状
パターン、あるいはそれを連結して第５図に示すような
格子状パターンなどにする。
ることが望ましいので、できるだけ長いパターンにする
。そのために、第４図にハンチングして示すように条状
パターン、あるいはそれを連結して第５図に示すような
格子状パターンなどにする。
第６図はｎチャネルＩ ＣＲＴにおける別の実施例を示
し、この場合は、ｎ−エピタキシャル層２の中間に形成
される低抵抗領域１２はｐ°不純物拡散領域である。し
かし、同電位化効果は第１図の場合と同じであった。こ
の実施例かられかるように、本発明はｐチャネルＩＧＢ
Ｔでも同様に実施できる。
し、この場合は、ｎ−エピタキシャル層２の中間に形成
される低抵抗領域１２はｐ°不純物拡散領域である。し
かし、同電位化効果は第１図の場合と同じであった。こ
の実施例かられかるように、本発明はｐチャネルＩＧＢ
Ｔでも同様に実施できる。
本発明は、ＩＧＢＴのバイポーラトランジスタ部のベー
ス領域に当たる高抵抗層の厚さ方向の中間部に細長い低
抵抗領域を埋め込んで同電位化を図ることにより、多数
の並列接続ＭＯ３ＦＥＴで駆動されるバイポーラトラン
ジスタの電流を半導体素体面内で均一にすることができ
、耐圧を低下させないで素体面積の有効な活用ができた
。さらに、一部分への電流集中が抑えられるので、素子
の劣化や破壊の防止にも有効である。
ス領域に当たる高抵抗層の厚さ方向の中間部に細長い低
抵抗領域を埋め込んで同電位化を図ることにより、多数
の並列接続ＭＯ３ＦＥＴで駆動されるバイポーラトラン
ジスタの電流を半導体素体面内で均一にすることができ
、耐圧を低下させないで素体面積の有効な活用ができた
。さらに、一部分への電流集中が抑えられるので、素子
の劣化や破壊の防止にも有効である。
第１図は本発明の一実施例のＩ ＧＢＴの斜視断面図、
第２図は従来のＩＧＥＴの斜視断面図、第３図は第１図
のＩ ＧＢＴの製造工程の一部を（ａ）。 （ｂｌ、ｔｅｌの順に示す断面図、第４図、第５図は本
発明による低抵抗領域のパターンの二つの例を示す平面
図、第６図半導体本発明の異なる実施例のＩＣＢＴの斜
視断面図である。 １：ｐ゛基板２；ｎ−エピタキシャル層、３：ゲート絶
縁層、４：ゲート電極、５；ｐ−不純物拡散領域、７：
ｎ゛不純物拡散領域、９：エミッタ電極、１０：コレク
タ電極、１１，１２：低抵抗領域。 イｉＪｘ人ｆｒＪヱ士 山 ロ 直 重１月 ｌθ 第２吊 １１↓ … Ｉト／３ 第３固 第４図 １ 第５図
第２図は従来のＩＧＥＴの斜視断面図、第３図は第１図
のＩ ＧＢＴの製造工程の一部を（ａ）。 （ｂｌ、ｔｅｌの順に示す断面図、第４図、第５図は本
発明による低抵抗領域のパターンの二つの例を示す平面
図、第６図半導体本発明の異なる実施例のＩＣＢＴの斜
視断面図である。 １：ｐ゛基板２；ｎ−エピタキシャル層、３：ゲート絶
縁層、４：ゲート電極、５；ｐ−不純物拡散領域、７：
ｎ゛不純物拡散領域、９：エミッタ電極、１０：コレク
タ電極、１１，１２：低抵抗領域。 イｉＪｘ人ｆｒＪヱ士 山 ロ 直 重１月 ｌθ 第２吊 １１↓ … Ｉト／３ 第３固 第４図 １ 第５図
Claims (1)
- １）第一導電型の第一層の一側に第二導電型の第二層が
隣接し、その第二層の反第一層側の表面部に複数の第一
導電型の第一領域が選択的に形成され、その第一領域の
表面部に第二導電型の第二領域が選択的に形成され、第
二層の表面への露出部と第二領域にはさまれた第一領域
上に絶縁層を介してゲートが設けられ、第一、第二領域
に共通にエミッタ電極が、第一層にコレクタ電極がそれ
ぞれ接触し、各エミッタ電極が並列接続されるものにお
いて、第二層の厚さ方向における第一領域より深い中間
部に幅に比して長さの長い低抵抗領域が選択的に形成さ
れたことを特徴とする絶縁ゲート型バイポーラトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5926090A JPH03261179A (ja) | 1990-03-09 | 1990-03-09 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5926090A JPH03261179A (ja) | 1990-03-09 | 1990-03-09 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03261179A true JPH03261179A (ja) | 1991-11-21 |
Family
ID=13108228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5926090A Pending JPH03261179A (ja) | 1990-03-09 | 1990-03-09 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03261179A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444271A (en) * | 1992-08-15 | 1995-08-22 | Kabushiki Kaisha Toshiba | Conductivity-modulated semiconductor device with high breakdown voltage |
| JP2001523895A (ja) * | 1997-11-13 | 2001-11-27 | エービービー リサーチ リミテッド | 半導体デバイスおよびＳｉＣトランジスタ |
| JP2002246597A (ja) * | 2001-02-14 | 2002-08-30 | Fuji Electric Co Ltd | 半導体装置 |
| WO2015111177A1 (ja) * | 2014-01-24 | 2015-07-30 | 株式会社日立製作所 | 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 |
| CN105390536A (zh) * | 2015-09-30 | 2016-03-09 | 深圳市可易亚半导体科技有限公司 | 绝缘栅双极型晶体管及其制备方法 |
-
1990
- 1990-03-09 JP JP5926090A patent/JPH03261179A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444271A (en) * | 1992-08-15 | 1995-08-22 | Kabushiki Kaisha Toshiba | Conductivity-modulated semiconductor device with high breakdown voltage |
| JP2001523895A (ja) * | 1997-11-13 | 2001-11-27 | エービービー リサーチ リミテッド | 半導体デバイスおよびＳｉＣトランジスタ |
| JP2002246597A (ja) * | 2001-02-14 | 2002-08-30 | Fuji Electric Co Ltd | 半導体装置 |
| WO2015111177A1 (ja) * | 2014-01-24 | 2015-07-30 | 株式会社日立製作所 | 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 |
| CN105390536A (zh) * | 2015-09-30 | 2016-03-09 | 深圳市可易亚半导体科技有限公司 | 绝缘栅双极型晶体管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5698454A (en) | Method of making a reverse blocking IGBT | |
| US4639762A (en) | MOSFET with reduced bipolar effects | |
| JPH03270273A (ja) | 半導体装置およびその製造方法 | |
| JP2002158348A (ja) | 半導体装置 | |
| US4952991A (en) | Vertical field-effect transistor having a high breakdown voltage and a small on-resistance | |
| JPH08264764A (ja) | 半導体装置 | |
| CN1677664B (zh) | 静电放电保护器件及其制造方法 | |
| US11393901B2 (en) | Cell layouts for MOS-gated devices for improved forward voltage | |
| JPH0354868A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0512868B2 (ja) | ||
| JP2877408B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP7127389B2 (ja) | 炭化珪素半導体装置 | |
| JPH03261179A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2002299622A (ja) | 電力用半導体素子 | |
| US5912491A (en) | MOS device | |
| WO2000062345A1 (fr) | Dispositif a semi-conducteur haute tension | |
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| GB2084397A (en) | Semiconductor integrated circuit | |
| JPH01238174A (ja) | 縦型ｍｏｓｆｅｔ | |
| JP2001274414A (ja) | 電力用半導体素子およびその駆動方法 | |
| JPH08167715A (ja) | 高耐圧半導体装置 | |
| JP2002141505A (ja) | 電界効果トランジスタ | |
| JP2768362B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPS6373670A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP2629437B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ |