JP2001274414A - 電力用半導体素子およびその駆動方法 - Google Patents
電力用半導体素子およびその駆動方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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Abstract
(57)【要約】
【課題】 素子耐圧とオン抵抗とのトレードオフを改善
し、十分な耐圧を維持しつつ、オン抵抗の低減が可能な
電力用半導体素子を提供すること。 【解決手段】 n-型ドリフト層1と、このn-型ドリフ
ト層1に電気的に接続されるドレイン電極3と、n-型
ドリフト層1の表面に選択的に形成されたp-型チャネ
ル層4と、このp-型チャネル層4の表面に選択的に形
成されたn+型ソース層5と、このソース層5に電気的
に接続されるソース電極6と、n-型ドリフト層1の表
面に選択的に形成されるとともに、p-型チャネル層4
に接したp+型ゲート層7と、このp+型ゲート層7に電
気的に接続されるゲート電極8とを具備する。そして、
n-型ドリフト層1内に、電位の浮いたp+型埋め込みド
ープ層9を設ける。
し、十分な耐圧を維持しつつ、オン抵抗の低減が可能な
電力用半導体素子を提供すること。 【解決手段】 n-型ドリフト層1と、このn-型ドリフ
ト層1に電気的に接続されるドレイン電極3と、n-型
ドリフト層1の表面に選択的に形成されたp-型チャネ
ル層4と、このp-型チャネル層4の表面に選択的に形
成されたn+型ソース層5と、このソース層5に電気的
に接続されるソース電極6と、n-型ドリフト層1の表
面に選択的に形成されるとともに、p-型チャネル層4
に接したp+型ゲート層7と、このp+型ゲート層7に電
気的に接続されるゲート電極8とを具備する。そして、
n-型ドリフト層1内に、電位の浮いたp+型埋め込みド
ープ層9を設ける。
Description
【0001】
【発明の属する技術分野】本発明は、電力用半導体素子
に関し、特に静電誘導トランジスタ(SIT)に関す
る。
に関し、特に静電誘導トランジスタ(SIT)に関す
る。
【0002】
【従来の技術】図10は、従来のノーマリーオフ型SI
Tを示す断面図である。
Tを示す断面図である。
【0003】図10に示すように、n-型ドリフト層1
01の一方の表面にはn+型ドレイン層102が形成さ
れ、n+型ドレイン層102上にはドレイン電極103
が形成されている。ドレイン電極103はn+型ドレイ
ン層102を介してn-型ドリフト層101に電気的に
接続される。
01の一方の表面にはn+型ドレイン層102が形成さ
れ、n+型ドレイン層102上にはドレイン電極103
が形成されている。ドレイン電極103はn+型ドレイ
ン層102を介してn-型ドリフト層101に電気的に
接続される。
【0004】n-型ドリフト層101の他方の表面には
p-型チャネル層104が選択的に形成されている。p-
型チャネル層104内にはn+型ソース層105が形成
されている。ソース層105上にはソース電極106が
形成されている。ソース電極106は、ソース層105
に電気的に接続される。
p-型チャネル層104が選択的に形成されている。p-
型チャネル層104内にはn+型ソース層105が形成
されている。ソース層105上にはソース電極106が
形成されている。ソース電極106は、ソース層105
に電気的に接続される。
【0005】n-型ドリフト層101の他方の表面に
は、p-型チャネル層104に接したp+型ゲート層10
7が選択的に形成され、このp+型ゲート層107上に
はゲート電極108が形成されている。ゲート電極10
8はp+型ゲート層107を介してp-型チャネル層10
4に電気的に接続される。
は、p-型チャネル層104に接したp+型ゲート層10
7が選択的に形成され、このp+型ゲート層107上に
はゲート電極108が形成されている。ゲート電極10
8はp+型ゲート層107を介してp-型チャネル層10
4に電気的に接続される。
【0006】ユニポーラモードで動作させる静電誘導ト
ランジスタ(SIT)のオン抵抗は、n-型ドリフト層
101の電気抵抗に大きく依存する。このn-型ドリフ
ト層101の電気抵抗を決定する不純物濃度は、p-型
チャネル層104およびp+型ゲート層107と、n-型
ドリフト層101とが形成するpn接合の耐圧に応じて
限界以上には上げられない。このため、素子耐圧とオン
抵抗との間にはトレードオフの関係が存在する。このト
レードオフを改善することが、SITの低消費電力化に
重要である。
ランジスタ(SIT)のオン抵抗は、n-型ドリフト層
101の電気抵抗に大きく依存する。このn-型ドリフ
ト層101の電気抵抗を決定する不純物濃度は、p-型
チャネル層104およびp+型ゲート層107と、n-型
ドリフト層101とが形成するpn接合の耐圧に応じて
限界以上には上げられない。このため、素子耐圧とオン
抵抗との間にはトレードオフの関係が存在する。このト
レードオフを改善することが、SITの低消費電力化に
重要である。
【0007】
【発明が解決しようとする課題】SITのオン抵抗を低
減するには、n-型ドリフト層101の不純物濃度を高
め、その電気抵抗を下げれば良い。しかし、n-型ドリ
フト層101の不純物濃度を高めると、このn-型ドリ
フト層101と、p-型チャネル層104およびp+型ゲ
ート層107とのpn接合の耐圧が、逆に低下する。
減するには、n-型ドリフト層101の不純物濃度を高
め、その電気抵抗を下げれば良い。しかし、n-型ドリ
フト層101の不純物濃度を高めると、このn-型ドリ
フト層101と、p-型チャネル層104およびp+型ゲ
ート層107とのpn接合の耐圧が、逆に低下する。
【0008】このように素子耐圧とオン抵抗との間に
は、トレードオフの関係が存在する。このトレードオフ
には、素子材料により決まる限界が有り、この限界を越
える事が、既存のパワー素子を越える低オン抵抗素子の
実現への道である。
は、トレードオフの関係が存在する。このトレードオフ
には、素子材料により決まる限界が有り、この限界を越
える事が、既存のパワー素子を越える低オン抵抗素子の
実現への道である。
【0009】本発明は、このような事情に鑑み為された
もので、その目的は、素子耐圧とオン抵抗とのトレード
オフを改善し、十分な耐圧を維持しつつ、オン抵抗の低
減が可能な電力用半導体素子と、この電力用半導体素子
のターンオン時間の短縮に有効な駆動方法とを提供する
ことにある。
もので、その目的は、素子耐圧とオン抵抗とのトレード
オフを改善し、十分な耐圧を維持しつつ、オン抵抗の低
減が可能な電力用半導体素子と、この電力用半導体素子
のターンオン時間の短縮に有効な駆動方法とを提供する
ことにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る電力用半導体素子では、第1導電型
の第1の半導体層と、この第1の半導体層に電気的に接
続される第1の主電極と、前記第1の半導体層の表面に
選択的に形成された第2導電型の第2の半導体層と、こ
の第2の半導体層の表面に選択的に形成された第1導電
型の第3の半導体層と、この第3の半導体層に電気的に
接続される第2の主電極と、前記第1の半導体層の表面
に選択的に形成されるとともに、前記第2の半導体層に
接触する第2導電型の第4の半導体層と、この第4の半
導体層に電気的に接続される制御電極と、前記第1の半
導体層内に埋め込まれた少なくとも1つの電位が浮遊し
た第2導電型の第5の半導体層とを具備することを特徴
としている。
に、この発明に係る電力用半導体素子では、第1導電型
の第1の半導体層と、この第1の半導体層に電気的に接
続される第1の主電極と、前記第1の半導体層の表面に
選択的に形成された第2導電型の第2の半導体層と、こ
の第2の半導体層の表面に選択的に形成された第1導電
型の第3の半導体層と、この第3の半導体層に電気的に
接続される第2の主電極と、前記第1の半導体層の表面
に選択的に形成されるとともに、前記第2の半導体層に
接触する第2導電型の第4の半導体層と、この第4の半
導体層に電気的に接続される制御電極と、前記第1の半
導体層内に埋め込まれた少なくとも1つの電位が浮遊し
た第2導電型の第5の半導体層とを具備することを特徴
としている。
【0011】即ち、本発明では、第1導電型の第1の半
導体層(以下ドリフト層)中に、電位が浮遊した第2導
電型の第5の半導体層(以下埋め込みドープ層)を設け
ることにより、低オン抵抗SITを実現させた。
導体層(以下ドリフト層)中に、電位が浮遊した第2導
電型の第5の半導体層(以下埋め込みドープ層)を設け
ることにより、低オン抵抗SITを実現させた。
【0012】つまり、ドリフト層中に、埋め込みドープ
層を形成することによって、ドリフト層内の電界を分割
することができる。これは、素子が埋め込みドープ層毎
に分割され、これら分割された素子が、第1の主電極
(以下ドレイン電極)と第2の主電極(以下ソース電
極)とが互いに直列に接続されていることと等価にな
る。
層を形成することによって、ドリフト層内の電界を分割
することができる。これは、素子が埋め込みドープ層毎
に分割され、これら分割された素子が、第1の主電極
(以下ドレイン電極)と第2の主電極(以下ソース電
極)とが互いに直列に接続されていることと等価にな
る。
【0013】例えばドリフト層中に埋め込みドープ層を
二層挿入すると、ドリフト層中の電界は3分割され、耐
圧600Vの素子を仮定すると、埋め込みドープ層間に
必要な耐圧は200Vとなる。このように必要な耐圧が
低くなったことにより、ドリフト層の不純物濃度は、埋
め込みドープ層が無い従来に比べて3倍にでき、ドリフ
ト層中の電気抵抗を低減することが可能となる。よっ
て、素子のオン抵抗は、1/3程度まで低減させること
が可能となる。素子の性能は、埋め込みドープ層の形
状、およびその不純物濃度によって決まる。埋め込みド
ープ層による電界分割に必要な不純物濃度の下限は、ド
リフト層のキャリア濃度により決まり、それ以上ドープ
されていれば動作上問題無い。
二層挿入すると、ドリフト層中の電界は3分割され、耐
圧600Vの素子を仮定すると、埋め込みドープ層間に
必要な耐圧は200Vとなる。このように必要な耐圧が
低くなったことにより、ドリフト層の不純物濃度は、埋
め込みドープ層が無い従来に比べて3倍にでき、ドリフ
ト層中の電気抵抗を低減することが可能となる。よっ
て、素子のオン抵抗は、1/3程度まで低減させること
が可能となる。素子の性能は、埋め込みドープ層の形
状、およびその不純物濃度によって決まる。埋め込みド
ープ層による電界分割に必要な不純物濃度の下限は、ド
リフト層のキャリア濃度により決まり、それ以上ドープ
されていれば動作上問題無い。
【0014】
【発明の実施の形態】本発明では、SITのユニポーラ
モード動作時のオン抵抗を低減させる為に、ドリフト層
に、埋め込みドープ層を挿入する。これにより、ドリフ
ト層内の電界が分割され、分割された電界に応じてドリ
フト層の不純物濃度を増加させることが可能となる。こ
れにより、素子耐圧とオン抵抗のトレードオフを改善す
る。
モード動作時のオン抵抗を低減させる為に、ドリフト層
に、埋め込みドープ層を挿入する。これにより、ドリフ
ト層内の電界が分割され、分割された電界に応じてドリ
フト層の不純物濃度を増加させることが可能となる。こ
れにより、素子耐圧とオン抵抗のトレードオフを改善す
る。
【0015】以下、本発明の実施形態のいくつかを、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【0016】(第1の実施形態)図1は、本発明の第1
の実施形態に係るノーマリーオフ型SITを示す断面図
である。
の実施形態に係るノーマリーオフ型SITを示す断面図
である。
【0017】図1に示すように、n-型ドリフト層1の
一方の表面にはn+型ドレイン層2が形成され、n+型ド
レイン層2上にはドレイン電極3が形成されている。ド
レイン電極3はn+型ドレイン層2を介してn-型ドリフ
ト層1に電気的に接続される。n-型ドリフト層1のn
型不純物濃度の一例は約1×1015cm-3である。な
お、n+型ドレイン層2は必要に応じて形成されれば良
い。
一方の表面にはn+型ドレイン層2が形成され、n+型ド
レイン層2上にはドレイン電極3が形成されている。ド
レイン電極3はn+型ドレイン層2を介してn-型ドリフ
ト層1に電気的に接続される。n-型ドリフト層1のn
型不純物濃度の一例は約1×1015cm-3である。な
お、n+型ドレイン層2は必要に応じて形成されれば良
い。
【0018】n-型ドリフト層1の他方の表面にはp-型
チャネル層4が選択的に形成されている。p-型チャネ
ル層4のピーク濃度の一例は約8×1016cm-3であ
り、深さ方向の径の一例は約1μmである。p-型チャ
ネル層4内にはn+型ソース層5が形成されている。ソ
ース層5上にはソース電極6が形成されている。ソース
電極6は、ソース層5に電気的に接続される。
チャネル層4が選択的に形成されている。p-型チャネ
ル層4のピーク濃度の一例は約8×1016cm-3であ
り、深さ方向の径の一例は約1μmである。p-型チャ
ネル層4内にはn+型ソース層5が形成されている。ソ
ース層5上にはソース電極6が形成されている。ソース
電極6は、ソース層5に電気的に接続される。
【0019】n-型ドリフト層1の他方の表面には、p-
型チャネル層4に接したp+型ゲート層7が選択的に形
成され、このp+型ゲート層7上にはゲート電極8が形
成されている。ゲート電極8はp+型ゲート層7を介し
てp-型チャネル層4に電気的に接続される。
型チャネル層4に接したp+型ゲート層7が選択的に形
成され、このp+型ゲート層7上にはゲート電極8が形
成されている。ゲート電極8はp+型ゲート層7を介し
てp-型チャネル層4に電気的に接続される。
【0020】本発明に係るSITでは、さらにn-型ド
リフト層1中に、電位が浮遊したp+型埋め込みドープ
層9が形成されている。本例では実施の一例として、n
-型ドリフト層1中に、p+型埋め込みドープ層9を三層
挿入したものを示している。p+型埋め込みドープ層9
のピーク濃度の一例は約1〜10×1017cm-3であ
り、深さ方向の径の一例は約2.5μmである。また、
挿入間隔の一例は約15.5μmである。挿入間隔と
は、p+型埋め込みドープ層9どうしの深さ方向の間隔
である。
リフト層1中に、電位が浮遊したp+型埋め込みドープ
層9が形成されている。本例では実施の一例として、n
-型ドリフト層1中に、p+型埋め込みドープ層9を三層
挿入したものを示している。p+型埋め込みドープ層9
のピーク濃度の一例は約1〜10×1017cm-3であ
り、深さ方向の径の一例は約2.5μmである。また、
挿入間隔の一例は約15.5μmである。挿入間隔と
は、p+型埋め込みドープ層9どうしの深さ方向の間隔
である。
【0021】上記第1の実施形態であると、n-型ドリ
フト層1中に、三層のp+型埋め込みドープ層9が挿入
されている。これら三層のp+型埋め込みドープ層9に
より、n-型ドリフト層1の電界は4つに分割される。
このため、従来と耐圧を同じとした場合には、n-型ド
リフト層1のn型不純物濃度を4倍に増加させることが
可能となる。このようにn-型ドリフト層1のn型不純
物濃度を増加させることで、n-型ドリフト層1の抵抗
が低減され、SITのオン抵抗を減少させることができ
る。
フト層1中に、三層のp+型埋め込みドープ層9が挿入
されている。これら三層のp+型埋め込みドープ層9に
より、n-型ドリフト層1の電界は4つに分割される。
このため、従来と耐圧を同じとした場合には、n-型ド
リフト層1のn型不純物濃度を4倍に増加させることが
可能となる。このようにn-型ドリフト層1のn型不純
物濃度を増加させることで、n-型ドリフト層1の抵抗
が低減され、SITのオン抵抗を減少させることができ
る。
【0022】図2に600V耐圧素子におけるp+型埋
め込みドープ層9の挿入層数とオン抵抗との関係の数値
解析結果を示す。本数値解析に供したSITでは、p+
型埋め込みドープ層9のピーク濃度を1×1018c
m-3、深さ方向の径を2.5μm、ピッチを6μmにそ
れぞれ設定した。ピッチとは、p+型埋め込みドープ層
9どうしの平面方向の間隔である。
め込みドープ層9の挿入層数とオン抵抗との関係の数値
解析結果を示す。本数値解析に供したSITでは、p+
型埋め込みドープ層9のピーク濃度を1×1018c
m-3、深さ方向の径を2.5μm、ピッチを6μmにそ
れぞれ設定した。ピッチとは、p+型埋め込みドープ層
9どうしの平面方向の間隔である。
【0023】図2に示すように、p+型埋め込みドープ
層9の挿入層数を増やすことにより、オン抵抗Ronを減
少させることができる。これは、挿入層数を増やすこと
で、n-型ドリフト層1の電界の分割数を増やすことが
でき、その分、n-型ドリフト層1のn型不純物濃度を
増加させることが可能となるからである。
層9の挿入層数を増やすことにより、オン抵抗Ronを減
少させることができる。これは、挿入層数を増やすこと
で、n-型ドリフト層1の電界の分割数を増やすことが
でき、その分、n-型ドリフト層1のn型不純物濃度を
増加させることが可能となるからである。
【0024】このような第1の実施形態であると、n-
型ドリフト層1中に、p+型埋め込みドープ層9を挿入
することで、素子耐圧を損なうことなく、n-型ドリフ
ト層1の不純物濃度を増加させることができる。よっ
て、素子耐圧とオン抵抗のトレードオフを改善すること
ができる。
型ドリフト層1中に、p+型埋め込みドープ層9を挿入
することで、素子耐圧を損なうことなく、n-型ドリフ
ト層1の不純物濃度を増加させることができる。よっ
て、素子耐圧とオン抵抗のトレードオフを改善すること
ができる。
【0025】また、素子耐圧とオン抵抗とのトレードオ
フは、p+型埋め込みドープ層9の挿入層数に比例し
て、さらに改善することが可能である。
フは、p+型埋め込みドープ層9の挿入層数に比例し
て、さらに改善することが可能である。
【0026】(第2の実施形態)ところで、p+型埋め
込みドープ層9の寸法が大きくなり過ぎると、p+型埋
め込みドープ層9どうしの深さ方向の間隔が狭くなり寄
生抵抗が生まれ、これによりオン抵抗が増大することが
懸念される。n-型ドリフト層1中に、より多層のp+型
埋め込みドープ層9を挿入する場合、各層の寸法を揃え
ることが高い性能実現に不可欠である。
込みドープ層9の寸法が大きくなり過ぎると、p+型埋
め込みドープ層9どうしの深さ方向の間隔が狭くなり寄
生抵抗が生まれ、これによりオン抵抗が増大することが
懸念される。n-型ドリフト層1中に、より多層のp+型
埋め込みドープ層9を挿入する場合、各層の寸法を揃え
ることが高い性能実現に不可欠である。
【0027】n-型ドリフト層1中にp+型埋め込みドー
プ層9を形成する方法としては、ドーピングと埋め込み
成長を交互に繰り返すことが挙げられるが、下層のp+
型埋め込みドープ層9ほど埋め込み成長により基板温度
が高温となる時間が長くなり、ドーパントの再拡散によ
る形状の変化が起こり易い。
プ層9を形成する方法としては、ドーピングと埋め込み
成長を交互に繰り返すことが挙げられるが、下層のp+
型埋め込みドープ層9ほど埋め込み成長により基板温度
が高温となる時間が長くなり、ドーパントの再拡散によ
る形状の変化が起こり易い。
【0028】理想的な低オン抵抗化を実現するために
は、p+型埋め込みドープ層9の寸法を、各層それぞれ
で互いに揃えることが好ましい。しかし、p+型埋め込
みドープ層9を埋め込み成長により形成した場合には、
n-型ドリフト層1の深さ方向の各層で熱履歴が異なっ
てしまう。このため、再拡散によって、p+型埋め込み
ドープ層9の寸法は、各層毎に変わってしまう可能性が
ある。このような事情を解消するためには、熱履歴の違
いを考慮し、p+型埋め込みドープ層9へのドープ量
を、あらかじめ各層毎に変化させておけば良い。以下、
各層毎にドープ量を変化させた具体的一例を、本発明の
第2の実施形態として説明する。
は、p+型埋め込みドープ層9の寸法を、各層それぞれ
で互いに揃えることが好ましい。しかし、p+型埋め込
みドープ層9を埋め込み成長により形成した場合には、
n-型ドリフト層1の深さ方向の各層で熱履歴が異なっ
てしまう。このため、再拡散によって、p+型埋め込み
ドープ層9の寸法は、各層毎に変わってしまう可能性が
ある。このような事情を解消するためには、熱履歴の違
いを考慮し、p+型埋め込みドープ層9へのドープ量
を、あらかじめ各層毎に変化させておけば良い。以下、
各層毎にドープ量を変化させた具体的一例を、本発明の
第2の実施形態として説明する。
【0029】図3(A)は、本発明の第2の実施形態に
係るノーマリーオフ型SITを示す断面図、図3(B)
はp+型埋め込みドープ層9の不純物濃度を示す図であ
る。
係るノーマリーオフ型SITを示す断面図、図3(B)
はp+型埋め込みドープ層9の不純物濃度を示す図であ
る。
【0030】図3(A)に示すように、n-型ドリフト
層1中には、第1の実施形態と同様に、三層のp+型埋
め込みドープ層9が形成されている。第2の実施形態の
p+型埋め込みドープ層9では、深さ方向の径を約2.
5μm、挿入間隔を約15.5μmに設定した。
層1中には、第1の実施形態と同様に、三層のp+型埋
め込みドープ層9が形成されている。第2の実施形態の
p+型埋め込みドープ層9では、深さ方向の径を約2.
5μm、挿入間隔を約15.5μmに設定した。
【0031】さらに第2の実施形態では、図3(B)に
示すように、p+型埋め込みドープ層9のピーク濃度
が、最上層で3×1017cm-3、中間層で2×1017c
m-3、最下層で1×1017cm-3とされ、深い順に不純
物濃度が低くなるように設定した。
示すように、p+型埋め込みドープ層9のピーク濃度
が、最上層で3×1017cm-3、中間層で2×1017c
m-3、最下層で1×1017cm-3とされ、深い順に不純
物濃度が低くなるように設定した。
【0032】このような第2の実施形態であると、三層
のp+型埋め込みドープ層9のピーク濃度が互いに2×
1017cm-3としたの場合と同等な性能が得られる。か
つ最下層と最上層との熱履歴が異なって、成長中の再拡
散の度合いが異なっても濃度差から同一の接合形状を得
ることができる。
のp+型埋め込みドープ層9のピーク濃度が互いに2×
1017cm-3としたの場合と同等な性能が得られる。か
つ最下層と最上層との熱履歴が異なって、成長中の再拡
散の度合いが異なっても濃度差から同一の接合形状を得
ることができる。
【0033】なお、p+型埋め込みドープ層9の寸法
が、各層毎に変わってしまう可能性を解消するために
は、上記第2の実施形態の他、p+型埋め込みドープ層
9の熱履歴の違いが問題にならないように、n-型ドリ
フト層1を、低温でエピタキシャル成長させるようにし
ても良い。その一例は、n-型ドリフト層1を、シラン
(例えばモノシランSiH4)を材料ガスとした100
0℃程度の低温で、エピタキシャル成長させることであ
る。また、各p+型埋め込みドープ層9のドープ量は互
いに同一とする。p+型埋め込みドープ層9のイオン注
入条件の一例は、マスク開口幅が1μm、ボロンのドー
ズ量が7×1013cm-2である。
が、各層毎に変わってしまう可能性を解消するために
は、上記第2の実施形態の他、p+型埋め込みドープ層
9の熱履歴の違いが問題にならないように、n-型ドリ
フト層1を、低温でエピタキシャル成長させるようにし
ても良い。その一例は、n-型ドリフト層1を、シラン
(例えばモノシランSiH4)を材料ガスとした100
0℃程度の低温で、エピタキシャル成長させることであ
る。また、各p+型埋め込みドープ層9のドープ量は互
いに同一とする。p+型埋め込みドープ層9のイオン注
入条件の一例は、マスク開口幅が1μm、ボロンのドー
ズ量が7×1013cm-2である。
【0034】このような条件で、ピッチを約6μmとし
て、例えば三層のp+型埋め込みドープ層9を順次形成
していくことで、深さ方向の径が約2.5μm、ピーク
濃度が約2×1017cm-3のp+型埋め込みドープ層9
を形成することができる。
て、例えば三層のp+型埋め込みドープ層9を順次形成
していくことで、深さ方向の径が約2.5μm、ピーク
濃度が約2×1017cm-3のp+型埋め込みドープ層9
を形成することができる。
【0035】(第3の実施形態)次に、p+型埋め込み
ドープ層9の平面パターンの例を、第3、第4の実施形
態として説明する。
ドープ層9の平面パターンの例を、第3、第4の実施形
態として説明する。
【0036】図4は、本発明の第3の実施形態に係るノ
ーマリーオフ型SITを示す平面図である。なお、図4
は、特にp+型埋め込みドープ層9の平面パターンを示
している。
ーマリーオフ型SITを示す平面図である。なお、図4
は、特にp+型埋め込みドープ層9の平面パターンを示
している。
【0037】図4に示すように、p+型埋め込みドープ
層9の埋め込みパターンは、チップの中心部分(例えば
素子有効領域に相当する部分)において、ストライプ状
パターンとされている。ストライプ状パターンは、素子
有効領域のほぼ全体に配置され、かつ各ストライプ状パ
ターンは、その外周で互いに接続されている。これによ
り、素子有効領域内での電位分布を、ほぼ均等にでき
る。
層9の埋め込みパターンは、チップの中心部分(例えば
素子有効領域に相当する部分)において、ストライプ状
パターンとされている。ストライプ状パターンは、素子
有効領域のほぼ全体に配置され、かつ各ストライプ状パ
ターンは、その外周で互いに接続されている。これによ
り、素子有効領域内での電位分布を、ほぼ均等にでき
る。
【0038】また、チップの周辺部分(例えば接合終端
領域に相当する部分)では、p+型埋め込みドープ層9
の埋め込みパターンが、上記ストライプ状パターンの部
分を取り囲む同心円状パターンとされている。同心円状
のパターンは、接合終端領域に設けられるガードリング
の平面パターンと同様である。
領域に相当する部分)では、p+型埋め込みドープ層9
の埋め込みパターンが、上記ストライプ状パターンの部
分を取り囲む同心円状パターンとされている。同心円状
のパターンは、接合終端領域に設けられるガードリング
の平面パターンと同様である。
【0039】本例では実施の一例として、ストライプ状
パターンの部分、およびガードリング状パターンの部分
のピッチを6μm、マスクの開口幅を1μmとした。ま
た、イオン注入時のドーズ量は、7×1013cm-2に設
定した。
パターンの部分、およびガードリング状パターンの部分
のピッチを6μm、マスクの開口幅を1μmとした。ま
た、イオン注入時のドーズ量は、7×1013cm-2に設
定した。
【0040】このような第3の実施形態であると、n-
型ドリフト層1中に形成されるp+型埋め込みドープ層
9の平面パターンを、チップの周辺部分において、チッ
プの中心部分を取り囲む同心円状パターンとするので、
耐圧保持が可能となる。
型ドリフト層1中に形成されるp+型埋め込みドープ層
9の平面パターンを、チップの周辺部分において、チッ
プの中心部分を取り囲む同心円状パターンとするので、
耐圧保持が可能となる。
【0041】(第4の実施形態)図5は、本発明の第4
の実施形態に係るノーマリーオフ型SITを示す平面図
である。なお、図5は、特にp+型埋め込みドープ層9
の平面パターンを示している。
の実施形態に係るノーマリーオフ型SITを示す平面図
である。なお、図5は、特にp+型埋め込みドープ層9
の平面パターンを示している。
【0042】図5に示すように、p+型埋め込みドープ
層9の埋め込みパターンは、チップの全体に、球体を一
定の間隔で分布させたドット状パターンとされている。
このようなドット状パターンでは、球体それぞれがガー
ドリングと同様な働きをする。このため、第3の実施形
態と同様に、耐圧保持が可能となる。さらに球体を一定
の間隔で部分させたドット状パターンでは、p+型埋め
込みドープ層の各層および上部素子構造との面内での位
置関係は相関が無く、位置合わせのアライメントを行う
必要が無くなる、という利点もある。
層9の埋め込みパターンは、チップの全体に、球体を一
定の間隔で分布させたドット状パターンとされている。
このようなドット状パターンでは、球体それぞれがガー
ドリングと同様な働きをする。このため、第3の実施形
態と同様に、耐圧保持が可能となる。さらに球体を一定
の間隔で部分させたドット状パターンでは、p+型埋め
込みドープ層の各層および上部素子構造との面内での位
置関係は相関が無く、位置合わせのアライメントを行う
必要が無くなる、という利点もある。
【0043】本例では実施の一例として、各球体を千鳥
状に分布させた。千鳥状の分布の一例としては、各球体
を、隣接する球体どうしで正三角形を為すものを選択し
た。さらに各球体間のピッチは6μm、マスクの開口幅
は1μmとし、イオン注入時のドーズ量は、7×1013
cm-2に設定した。
状に分布させた。千鳥状の分布の一例としては、各球体
を、隣接する球体どうしで正三角形を為すものを選択し
た。さらに各球体間のピッチは6μm、マスクの開口幅
は1μmとし、イオン注入時のドーズ量は、7×1013
cm-2に設定した。
【0044】このような第4の実施形態であると、n-
型ドリフト層1中に形成されるp+型埋め込みドープ層
9の平面パターンを、チップの全体において、球体を一
定の間隔で分布させたドット状パターンとすることで、
第3の実施形態と同様に、耐圧保持が可能となる。
型ドリフト層1中に形成されるp+型埋め込みドープ層
9の平面パターンを、チップの全体において、球体を一
定の間隔で分布させたドット状パターンとすることで、
第3の実施形態と同様に、耐圧保持が可能となる。
【0045】なお、ドット状パターンの例としては、図
5に示したように各球体を千鳥状に分布させる他、各球
体を格子状に分布させるようにしても良い。
5に示したように各球体を千鳥状に分布させる他、各球
体を格子状に分布させるようにしても良い。
【0046】(第5の実施形態)また、n-型ドリフト
層1、即ちn型の伝導層中に、p+型埋め込みドープ層
9を設けた素子のターンオンには、高電圧印可時にp+
型埋め込みドープ層9が空乏化されるため、ホールによ
る充電が必要である。ターンオン時間は、この充電時間
により決定される。
層1、即ちn型の伝導層中に、p+型埋め込みドープ層
9を設けた素子のターンオンには、高電圧印可時にp+
型埋め込みドープ層9が空乏化されるため、ホールによ
る充電が必要である。ターンオン時間は、この充電時間
により決定される。
【0047】純粋にユニポーラモードで動作するMOS
FETでは、p+型埋め込みドープ層9にホールを供給
することが無く、p+型埋め込みドープ層9の空乏化は
解消できない。このため、ターンオン時間が長くなって
しまう。
FETでは、p+型埋め込みドープ層9にホールを供給
することが無く、p+型埋め込みドープ層9の空乏化は
解消できない。このため、ターンオン時間が長くなって
しまう。
【0048】これに対し、SITでは、ターンオン時に
ゲート電流を大きく流して、バイポーラモードで動作さ
せることが可能であり、p+型埋め込みドープ層9にホ
ールを供給することができる。よって、より高速なター
ンオンが実現できる。そして、素子通常動作時(定常
時)には、ゲート電流を小さくし、ユニポーラモードで
動作させれば良い。
ゲート電流を大きく流して、バイポーラモードで動作さ
せることが可能であり、p+型埋め込みドープ層9にホ
ールを供給することができる。よって、より高速なター
ンオンが実現できる。そして、素子通常動作時(定常
時)には、ゲート電流を小さくし、ユニポーラモードで
動作させれば良い。
【0049】以下、ターンオン時のp+型埋め込みドー
プ層9の充電に関する例を、第5、第6の実施形態とし
て説明する。
プ層9の充電に関する例を、第5、第6の実施形態とし
て説明する。
【0050】図6(A)は本発明の第5の実施形態に係
るノーマリーオフ型SITの駆動方法を説明するための
回路図、図6(B)はゲート電流と時間との関係を示す
図、図6(C)は負荷電流と時間との関係を示す図であ
る。
るノーマリーオフ型SITの駆動方法を説明するための
回路図、図6(B)はゲート電流と時間との関係を示す
図、図6(C)は負荷電流と時間との関係を示す図であ
る。
【0051】図6(A)〜図6(C)に示すように、ゲ
ート電流を、ターンオン時のみ大きくする。これによ
り、p+型埋め込みドープ層9には、p+型ゲート層7か
らn-型ドリフト層1を介してホールが供給され、p+型
埋め込みドープ層9の空乏化が速やかに解除され、ター
ンオン時に流れる負荷電流を、ゲート電流を一定のま
ま、とする従来に比べて大きくでき、SITを、速やか
にオン状態にできる。
ート電流を、ターンオン時のみ大きくする。これによ
り、p+型埋め込みドープ層9には、p+型ゲート層7か
らn-型ドリフト層1を介してホールが供給され、p+型
埋め込みドープ層9の空乏化が速やかに解除され、ター
ンオン時に流れる負荷電流を、ゲート電流を一定のま
ま、とする従来に比べて大きくでき、SITを、速やか
にオン状態にできる。
【0052】図7に、ターンオン時間(ton)のゲート
電流(Ig)依存性を解析した結果を示す。本解析に供
したSITでは、電源電圧Vddを300V、又は60
0Vとし、負荷抵抗Rは3Ω・cm2とした。素子構造
は、第1の実施形態と同様のものとし、p+型埋め込み
ドープ層9の挿入層数は三層とした。
電流(Ig)依存性を解析した結果を示す。本解析に供
したSITでは、電源電圧Vddを300V、又は60
0Vとし、負荷抵抗Rは3Ω・cm2とした。素子構造
は、第1の実施形態と同様のものとし、p+型埋め込み
ドープ層9の挿入層数は三層とした。
【0053】p+型埋め込みドープ層9の充電に必要な
電荷量は一定である。このため、ターンオン時にゲート
電流を大きくすれば、この分、p+型埋め込みドープ層
9に電荷(本例ではホール)が多く供給され、p+型埋
め込みドープ層9を速やかに充電できる。この結果、p
+型埋め込みドープ層9の空乏化は速やかに解除され、
ターンオン時間を減少させることができる。ゲート電流
は、ターンオン時間に相当する時間だけ、オーバーシュ
ートさせれば良い。この後の定常時においては、ターン
オン時よりも小さなゲート電流で駆動する。
電荷量は一定である。このため、ターンオン時にゲート
電流を大きくすれば、この分、p+型埋め込みドープ層
9に電荷(本例ではホール)が多く供給され、p+型埋
め込みドープ層9を速やかに充電できる。この結果、p
+型埋め込みドープ層9の空乏化は速やかに解除され、
ターンオン時間を減少させることができる。ゲート電流
は、ターンオン時間に相当する時間だけ、オーバーシュ
ートさせれば良い。この後の定常時においては、ターン
オン時よりも小さなゲート電流で駆動する。
【0054】このような第5の実施形態であると、ゲー
ト電極に流すゲート電流を、ターンオン時のみ定常時よ
りも大きくすることで、高速なターンオンを実現するこ
とができる。
ト電極に流すゲート電流を、ターンオン時のみ定常時よ
りも大きくすることで、高速なターンオンを実現するこ
とができる。
【0055】(第6の実施形態)図8(A)は本発明の
第6の実施形態に係るノーマリーオフ型SITの駆動回
路を示す回路図、図8(B)は入力電流と時間との関係
を示す図、図8(C)はゲート電流と時間との関係を示
す図である。
第6の実施形態に係るノーマリーオフ型SITの駆動回
路を示す回路図、図8(B)は入力電流と時間との関係
を示す図、図8(C)はゲート電流と時間との関係を示
す図である。
【0056】図8(A)に示すように、第6の実施形態
に係るSITの駆動回路は、SITのゲートと入力端子
60との間に、キャパシタCと抵抗rg2とを並列接続
したゲート入力回路61を有する。入力信号Vinは、入
力端子に入力され、抵抗rg1、およびゲート入力回路
61を介してSITのゲートに入力される。
に係るSITの駆動回路は、SITのゲートと入力端子
60との間に、キャパシタCと抵抗rg2とを並列接続
したゲート入力回路61を有する。入力信号Vinは、入
力端子に入力され、抵抗rg1、およびゲート入力回路
61を介してSITのゲートに入力される。
【0057】図8(B)に示すように、本例の入力信号
Vinは、ターンオン時、定常時に関わらず、例えば一
定とされる。しかしながら、図8(C)に示すように、
入力信号Vinが入力された瞬間に、キャパシタCを通し
て変位電流が流れる為、ゲートにより大きなゲート電流
Igが流れ、第5の実施形態と同様に、p+型埋め込み
ドープ層9にホールがより多く供給されて、p+型埋め
込みドープ層9の空乏化が速やかに解除される。この結
果、速やかにターンオンさせることができる。
Vinは、ターンオン時、定常時に関わらず、例えば一
定とされる。しかしながら、図8(C)に示すように、
入力信号Vinが入力された瞬間に、キャパシタCを通し
て変位電流が流れる為、ゲートにより大きなゲート電流
Igが流れ、第5の実施形態と同様に、p+型埋め込み
ドープ層9にホールがより多く供給されて、p+型埋め
込みドープ層9の空乏化が速やかに解除される。この結
果、速やかにターンオンさせることができる。
【0058】図9に、ターンオン時間(ton)のキャパ
シタCの容量(C)依存性を解析した結果を示す。本解
析に供したSITでは、電源電圧Vddは300V、負
荷抵抗は3Ω・cm2、入力信号Vinの振幅は5Vとし
た。素子構造は、素子構造は、第1の実施形態と同様の
ものとし、p+型埋め込みドープ層9の挿入層数は三層
とした。また、抵抗rg1の抵抗は0.1Ω・cm2、
ゲート入力回路61の抵抗rg2の抵抗は43Ω・cm
2とした。
シタCの容量(C)依存性を解析した結果を示す。本解
析に供したSITでは、電源電圧Vddは300V、負
荷抵抗は3Ω・cm2、入力信号Vinの振幅は5Vとし
た。素子構造は、素子構造は、第1の実施形態と同様の
ものとし、p+型埋め込みドープ層9の挿入層数は三層
とした。また、抵抗rg1の抵抗は0.1Ω・cm2、
ゲート入力回路61の抵抗rg2の抵抗は43Ω・cm
2とした。
【0059】図9に示すように、上記設定のSITにお
いて、キャパシタCの容量Cを0.2μF/cm2以上
とすると、ターンオン時間tonは、100ns以下の高
速なターンオンが可能となる。
いて、キャパシタCの容量Cを0.2μF/cm2以上
とすると、ターンオン時間tonは、100ns以下の高
速なターンオンが可能となる。
【0060】以上、本発明を第1〜第6の実施形態によ
り説明したが、この発明は、第1〜第6の実施形態に限
られるものではない。
り説明したが、この発明は、第1〜第6の実施形態に限
られるものではない。
【0061】例えば第1〜第6の実施形態では、ノーマ
リーオフ型のSITを例示したが、本発明の構造、およ
び駆動方法はそれぞれ、ノーマリーオン型のSITでも
実施できる。
リーオフ型のSITを例示したが、本発明の構造、およ
び駆動方法はそれぞれ、ノーマリーオン型のSITでも
実施できる。
【0062】また、p+型埋め込みドープ層を三層とし
て説明を行ったが、p+型埋め込みドープ層は一層以上
有する構造であれば、同様の効果を得ることができる。
て説明を行ったが、p+型埋め込みドープ層は一層以上
有する構造であれば、同様の効果を得ることができる。
【0063】また、半導体としてシリコン(Si)を用
いたSITを説明したが、半導体としては、例えばシリ
コンカーバイド(SiC)などの化合物半導体を用いる
ことができる。
いたSITを説明したが、半導体としては、例えばシリ
コンカーバイド(SiC)などの化合物半導体を用いる
ことができる。
【0064】また、第1〜第6の実施形態ではSITを
例示したが、本発明の構造、および駆動方法は、n-型
ドリフト層1、即ち伝導層を有する素子ならば、SIT
に限らず、本発明を適用することができる。
例示したが、本発明の構造、および駆動方法は、n-型
ドリフト層1、即ち伝導層を有する素子ならば、SIT
に限らず、本発明を適用することができる。
【0065】
【発明の効果】以上説明したように、本発明によれば、
素子耐圧とオン抵抗とのトレードオフが改善され、十分
な耐圧を維持しつつ、オン抵抗の低減が可能な電力用半
導体素子と、この電力用半導体素子のターンオン時間の
短縮に有効な駆動方法とを提供することができる。
素子耐圧とオン抵抗とのトレードオフが改善され、十分
な耐圧を維持しつつ、オン抵抗の低減が可能な電力用半
導体素子と、この電力用半導体素子のターンオン時間の
短縮に有効な駆動方法とを提供することができる。
【図面の簡単な説明】
【図1】図1は本発明の第1の実施形態に係るSITを
示す断面図。
示す断面図。
【図2】図2はp+型埋め込みドープ層の挿入層数とオ
ン抵抗との関係を示す図。
ン抵抗との関係を示す図。
【図3】図3(A)は本発明の第2の実施形態に係るS
ITを示す断面図、図3(B)は。p+型埋め込みドー
プ層の不純物濃度との関係を示す図。
ITを示す断面図、図3(B)は。p+型埋め込みドー
プ層の不純物濃度との関係を示す図。
【図4】図4は本発明の第3の実施形態に係るSITを
示す平面図。
示す平面図。
【図5】図5は本発明の第4の実施形態に係るSITを
示す平面図。
示す平面図。
【図6】図6(A)は本発明の第5の実施形態に係るノ
ーマリーオフ型SITの駆動方法を説明するための回路
図、図6(B)はゲート電流と時間との関係を示す図、
図6(C)は負荷電流と時間との関係を示す図。
ーマリーオフ型SITの駆動方法を説明するための回路
図、図6(B)はゲート電流と時間との関係を示す図、
図6(C)は負荷電流と時間との関係を示す図。
【図7】図7はターンオン時間とゲート電流との関係を
示す図。
示す図。
【図8】図8(A)は本発明の第6の実施形態に係るノ
ーマリーオフ型SITの駆動回路を示す回路図、図8
(B)は入力電流と時間との関係を示す図、図8(C)
はゲート電流と時間との関係を示す図。
ーマリーオフ型SITの駆動回路を示す回路図、図8
(B)は入力電流と時間との関係を示す図、図8(C)
はゲート電流と時間との関係を示す図。
【図9】図9はターンオン時間と容量との関係を示す
図。
図。
【図10】従来のSITの断面図。
1…n-型ドリフト層、 2…n+型ドレイン層、 3…ドレイン電極、 4…p-型チャネル層、 5…n+型ソース層、 6…ソース電極、 7…p+型ゲート層、 8…ゲート電極、 9…p+型埋め込みドープ層、 60…入力端子、 61…ゲート入力回路。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F102 FA01 FA03 FB01 GA16 GA17 GB04 GC07 GC08 GD04 HC01 HC07
Claims (6)
- 【請求項1】 第1導電型の第1の半導体層と、 前記第1の半導体層に電気的に接続される第1の主電極
と、 前記第1の半導体層の表面に選択的に形成された第2導
電型の第2の半導体層と、 前記第2の半導体層の表面に選択的に形成された第1導
電型の第3の半導体層と、 前記第3の半導体層に電気的に接続される第2の主電極
と、 前記第1の半導体層の表面に選択的に形成されるととも
に、前記第2の半導体層に接触する第2導電型の第4の
半導体層と、 前記第4の半導体層に電気的に接続される制御電極と、 前記第1の半導体層内に埋め込まれた少なくとも1つの
電位の浮いた第2導電型の第5の半導体層とを具備する
ことを特徴とする電力用半導体素子。 - 【請求項2】 前記第5の半導体層が複数存在すると
き、これら第5の半導体層の不純物濃度が全て同一であ
ることを特徴とする請求項1に記載の電力用半導体素
子。 - 【請求項3】 前記第5の半導体層が複数存在すると
き、これら第5の半導体層の不純物濃度が前記第1の半
導体層の表面に近い層ほど高くなっていることを特徴と
する請求項1に記載の電力用半導体素子。 - 【請求項4】 前記第5の半導体層は、チップの周辺部
分で、同心円状になっていることを特徴とする請求項1
乃至請求項3いずれか一項に記載の電力用半導体素子。 - 【請求項5】 前記第5の半導体層は、チップの全体
で、球体状になっていることを特徴とする請求項1乃至
請求項3いずれか一項に記載の電力用半導体素子。 - 【請求項6】 請求項1乃至請求項5いずれか一項に記
載の電力用半導体素子を駆動する駆動方法であって、 前記制御電極に流す電流を、ターンオン時のみ定常時よ
りも大きくすることを特徴とする駆動方法。
Priority Applications (1)
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JP (1) | JP2001274414A (ja) |
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