JP2001274414A - 電力用半導体素子およびその駆動方法 - Google Patents

電力用半導体素子およびその駆動方法

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JP2001274414A JP2000085111A JP2000085111A JP2001274414A JP 2001274414 A JP2001274414 A JP 2001274414A JP 2000085111 A JP2000085111 A JP 2000085111A JP 2000085111 A JP2000085111 A JP 2000085111A JP 2001274414 A JP2001274414 A JP 2001274414A
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semiconductor layer
semiconductor
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Wataru Saito
渉 齋藤
Ichiro Omura
一郎 大村
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 素子耐圧とオン抵抗とのトレードオフを改善
し、十分な耐圧を維持しつつ、オン抵抗の低減が可能な
電力用半導体素子を提供すること。 【解決手段】 ｎ-型ドリフト層１と、このｎ-型ドリフ
ト層１に電気的に接続されるドレイン電極３と、ｎ-型
ドリフト層１の表面に選択的に形成されたｐ-型チャネ
ル層４と、このｐ-型チャネル層４の表面に選択的に形
成されたｎ+型ソース層５と、このソース層５に電気的
に接続されるソース電極６と、ｎ-型ドリフト層１の表
面に選択的に形成されるとともに、ｐ-型チャネル層４
に接したｐ+型ゲート層７と、このｐ+型ゲート層７に電
気的に接続されるゲート電極８とを具備する。そして、
ｎ-型ドリフト層１内に、電位の浮いたｐ+型埋め込みド
ープ層９を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
に関し、特に静電誘導トランジスタ（ＳＩＴ）に関す
る。
【０００２】
【従来の技術】図１０は、従来のノーマリーオフ型ＳＩ
Ｔを示す断面図である。
【０００３】図１０に示すように、ｎ-型ドリフト層１
０１の一方の表面にはｎ+型ドレイン層１０２が形成さ
れ、ｎ+型ドレイン層１０２上にはドレイン電極１０３
が形成されている。ドレイン電極１０３はｎ+型ドレイ
ン層１０２を介してｎ-型ドリフト層１０１に電気的に
接続される。
【０００４】ｎ-型ドリフト層１０１の他方の表面には
ｐ-型チャネル層１０４が選択的に形成されている。ｐ-
型チャネル層１０４内にはｎ+型ソース層１０５が形成
されている。ソース層１０５上にはソース電極１０６が
形成されている。ソース電極１０６は、ソース層１０５
に電気的に接続される。
【０００５】ｎ-型ドリフト層１０１の他方の表面に
は、ｐ-型チャネル層１０４に接したｐ+型ゲート層１０
７が選択的に形成され、このｐ+型ゲート層１０７上に
はゲート電極１０８が形成されている。ゲート電極１０
８はｐ+型ゲート層１０７を介してｐ-型チャネル層１０
４に電気的に接続される。
【０００６】ユニポーラモードで動作させる静電誘導ト
ランジスタ（ＳＩＴ）のオン抵抗は、ｎ-型ドリフト層
１０１の電気抵抗に大きく依存する。このｎ-型ドリフ
ト層１０１の電気抵抗を決定する不純物濃度は、ｐ-型
チャネル層１０４およびｐ+型ゲート層１０７と、ｎ-型
ドリフト層１０１とが形成するｐｎ接合の耐圧に応じて
限界以上には上げられない。このため、素子耐圧とオン
抵抗との間にはトレードオフの関係が存在する。このト
レードオフを改善することが、ＳＩＴの低消費電力化に
重要である。
【０００７】
【発明が解決しようとする課題】ＳＩＴのオン抵抗を低
減するには、ｎ-型ドリフト層１０１の不純物濃度を高
め、その電気抵抗を下げれば良い。しかし、ｎ-型ドリ
フト層１０１の不純物濃度を高めると、このｎ-型ドリ
フト層１０１と、ｐ-型チャネル層１０４およびｐ+型ゲ
ート層１０７とのｐｎ接合の耐圧が、逆に低下する。
【０００８】このように素子耐圧とオン抵抗との間に
は、トレードオフの関係が存在する。このトレードオフ
には、素子材料により決まる限界が有り、この限界を越
える事が、既存のパワー素子を越える低オン抵抗素子の
実現への道である。
【０００９】本発明は、このような事情に鑑み為された
もので、その目的は、素子耐圧とオン抵抗とのトレード
オフを改善し、十分な耐圧を維持しつつ、オン抵抗の低
減が可能な電力用半導体素子と、この電力用半導体素子
のターンオン時間の短縮に有効な駆動方法とを提供する
ことにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る電力用半導体素子では、第１導電型
の第１の半導体層と、この第１の半導体層に電気的に接
続される第１の主電極と、前記第１の半導体層の表面に
選択的に形成された第２導電型の第２の半導体層と、こ
の第２の半導体層の表面に選択的に形成された第１導電
型の第３の半導体層と、この第３の半導体層に電気的に
接続される第２の主電極と、前記第１の半導体層の表面
に選択的に形成されるとともに、前記第２の半導体層に
接触する第２導電型の第４の半導体層と、この第４の半
導体層に電気的に接続される制御電極と、前記第１の半
導体層内に埋め込まれた少なくとも１つの電位が浮遊し
た第２導電型の第５の半導体層とを具備することを特徴
としている。
【００１１】即ち、本発明では、第１導電型の第１の半
導体層（以下ドリフト層）中に、電位が浮遊した第２導
電型の第５の半導体層（以下埋め込みドープ層）を設け
ることにより、低オン抵抗ＳＩＴを実現させた。
【００１２】つまり、ドリフト層中に、埋め込みドープ
層を形成することによって、ドリフト層内の電界を分割
することができる。これは、素子が埋め込みドープ層毎
に分割され、これら分割された素子が、第１の主電極
（以下ドレイン電極）と第２の主電極（以下ソース電
極）とが互いに直列に接続されていることと等価にな
る。
【００１３】例えばドリフト層中に埋め込みドープ層を
二層挿入すると、ドリフト層中の電界は３分割され、耐
圧６００Ｖの素子を仮定すると、埋め込みドープ層間に
必要な耐圧は２００Ｖとなる。このように必要な耐圧が
低くなったことにより、ドリフト層の不純物濃度は、埋
め込みドープ層が無い従来に比べて３倍にでき、ドリフ
ト層中の電気抵抗を低減することが可能となる。よっ
て、素子のオン抵抗は、１／３程度まで低減させること
が可能となる。素子の性能は、埋め込みドープ層の形
状、およびその不純物濃度によって決まる。埋め込みド
ープ層による電界分割に必要な不純物濃度の下限は、ド
リフト層のキャリア濃度により決まり、それ以上ドープ
されていれば動作上問題無い。
【００１４】
【発明の実施の形態】本発明では、ＳＩＴのユニポーラ
モード動作時のオン抵抗を低減させる為に、ドリフト層
に、埋め込みドープ層を挿入する。これにより、ドリフ
ト層内の電界が分割され、分割された電界に応じてドリ
フト層の不純物濃度を増加させることが可能となる。こ
れにより、素子耐圧とオン抵抗のトレードオフを改善す
る。
【００１５】以下、本発明の実施形態のいくつかを、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００１６】（第１の実施形態）図１は、本発明の第１
の実施形態に係るノーマリーオフ型ＳＩＴを示す断面図
である。
【００１７】図１に示すように、ｎ-型ドリフト層１の
一方の表面にはｎ+型ドレイン層２が形成され、ｎ+型ド
レイン層２上にはドレイン電極３が形成されている。ド
レイン電極３はｎ+型ドレイン層２を介してｎ-型ドリフ
ト層１に電気的に接続される。ｎ-型ドリフト層１のｎ
型不純物濃度の一例は約１×１０15ｃｍ-3である。な
お、ｎ+型ドレイン層２は必要に応じて形成されれば良
い。
【００１８】ｎ-型ドリフト層１の他方の表面にはｐ-型
チャネル層４が選択的に形成されている。ｐ-型チャネ
ル層４のピーク濃度の一例は約８×１０16ｃｍ-3であ
り、深さ方向の径の一例は約１μｍである。ｐ-型チャ
ネル層４内にはｎ+型ソース層５が形成されている。ソ
ース層５上にはソース電極６が形成されている。ソース
電極６は、ソース層５に電気的に接続される。
【００１９】ｎ-型ドリフト層１の他方の表面には、ｐ-
型チャネル層４に接したｐ+型ゲート層７が選択的に形
成され、このｐ+型ゲート層７上にはゲート電極８が形
成されている。ゲート電極８はｐ+型ゲート層７を介し
てｐ-型チャネル層４に電気的に接続される。
【００２０】本発明に係るＳＩＴでは、さらにｎ-型ド
リフト層１中に、電位が浮遊したｐ+型埋め込みドープ
層９が形成されている。本例では実施の一例として、ｎ
-型ドリフト層１中に、ｐ+型埋め込みドープ層９を三層
挿入したものを示している。ｐ+型埋め込みドープ層９
のピーク濃度の一例は約１〜１０×１０17ｃｍ-3であ
り、深さ方向の径の一例は約２．５μｍである。また、
挿入間隔の一例は約１５．５μｍである。挿入間隔と
は、ｐ+型埋め込みドープ層９どうしの深さ方向の間隔
である。
【００２１】上記第１の実施形態であると、ｎ-型ドリ
フト層１中に、三層のｐ+型埋め込みドープ層９が挿入
されている。これら三層のｐ+型埋め込みドープ層９に
より、ｎ-型ドリフト層１の電界は４つに分割される。
このため、従来と耐圧を同じとした場合には、ｎ-型ド
リフト層１のｎ型不純物濃度を４倍に増加させることが
可能となる。このようにｎ-型ドリフト層１のｎ型不純
物濃度を増加させることで、ｎ-型ドリフト層１の抵抗
が低減され、ＳＩＴのオン抵抗を減少させることができ
る。
【００２２】図２に６００Ｖ耐圧素子におけるｐ+型埋
め込みドープ層９の挿入層数とオン抵抗との関係の数値
解析結果を示す。本数値解析に供したＳＩＴでは、ｐ+
型埋め込みドープ層９のピーク濃度を１×１０18ｃ
ｍ-3、深さ方向の径を２．５μｍ、ピッチを６μｍにそ
れぞれ設定した。ピッチとは、ｐ+型埋め込みドープ層
９どうしの平面方向の間隔である。
【００２３】図２に示すように、ｐ+型埋め込みドープ
層９の挿入層数を増やすことにより、オン抵抗Ｒonを減
少させることができる。これは、挿入層数を増やすこと
で、ｎ-型ドリフト層１の電界の分割数を増やすことが
でき、その分、ｎ-型ドリフト層１のｎ型不純物濃度を
増加させることが可能となるからである。
【００２４】このような第１の実施形態であると、ｎ-
型ドリフト層１中に、ｐ+型埋め込みドープ層９を挿入
することで、素子耐圧を損なうことなく、ｎ-型ドリフ
ト層１の不純物濃度を増加させることができる。よっ
て、素子耐圧とオン抵抗のトレードオフを改善すること
ができる。
【００２５】また、素子耐圧とオン抵抗とのトレードオ
フは、ｐ+型埋め込みドープ層９の挿入層数に比例し
て、さらに改善することが可能である。
【００２６】（第２の実施形態）ところで、ｐ+型埋め
込みドープ層９の寸法が大きくなり過ぎると、ｐ+型埋
め込みドープ層９どうしの深さ方向の間隔が狭くなり寄
生抵抗が生まれ、これによりオン抵抗が増大することが
懸念される。ｎ-型ドリフト層１中に、より多層のｐ+型
埋め込みドープ層９を挿入する場合、各層の寸法を揃え
ることが高い性能実現に不可欠である。
【００２７】ｎ-型ドリフト層１中にｐ+型埋め込みドー
プ層９を形成する方法としては、ドーピングと埋め込み
成長を交互に繰り返すことが挙げられるが、下層のｐ+
型埋め込みドープ層９ほど埋め込み成長により基板温度
が高温となる時間が長くなり、ドーパントの再拡散によ
る形状の変化が起こり易い。
【００２８】理想的な低オン抵抗化を実現するために
は、ｐ+型埋め込みドープ層９の寸法を、各層それぞれ
で互いに揃えることが好ましい。しかし、ｐ+型埋め込
みドープ層９を埋め込み成長により形成した場合には、
ｎ-型ドリフト層１の深さ方向の各層で熱履歴が異なっ
てしまう。このため、再拡散によって、ｐ+型埋め込み
ドープ層９の寸法は、各層毎に変わってしまう可能性が
ある。このような事情を解消するためには、熱履歴の違
いを考慮し、ｐ+型埋め込みドープ層９へのドープ量
を、あらかじめ各層毎に変化させておけば良い。以下、
各層毎にドープ量を変化させた具体的一例を、本発明の
第２の実施形態として説明する。
【００２９】図３（Ａ）は、本発明の第２の実施形態に
係るノーマリーオフ型ＳＩＴを示す断面図、図３（Ｂ）
はｐ+型埋め込みドープ層９の不純物濃度を示す図であ
る。
【００３０】図３（Ａ）に示すように、ｎ-型ドリフト
層１中には、第１の実施形態と同様に、三層のｐ+型埋
め込みドープ層９が形成されている。第２の実施形態の
ｐ+型埋め込みドープ層９では、深さ方向の径を約２．
５μｍ、挿入間隔を約１５．５μｍに設定した。
【００３１】さらに第２の実施形態では、図３（Ｂ）に
示すように、ｐ+型埋め込みドープ層９のピーク濃度
が、最上層で３×１０17ｃｍ-3、中間層で２×１０17ｃ
ｍ-3、最下層で１×１０17ｃｍ-3とされ、深い順に不純
物濃度が低くなるように設定した。
【００３２】このような第２の実施形態であると、三層
のｐ+型埋め込みドープ層９のピーク濃度が互いに２×
１０17ｃｍ-3としたの場合と同等な性能が得られる。か
つ最下層と最上層との熱履歴が異なって、成長中の再拡
散の度合いが異なっても濃度差から同一の接合形状を得
ることができる。
【００３３】なお、ｐ+型埋め込みドープ層９の寸法
が、各層毎に変わってしまう可能性を解消するために
は、上記第２の実施形態の他、ｐ+型埋め込みドープ層
９の熱履歴の違いが問題にならないように、ｎ-型ドリ
フト層１を、低温でエピタキシャル成長させるようにし
ても良い。その一例は、ｎ-型ドリフト層１を、シラン
（例えばモノシランＳｉＨ4）を材料ガスとした１００
０℃程度の低温で、エピタキシャル成長させることであ
る。また、各ｐ+型埋め込みドープ層９のドープ量は互
いに同一とする。ｐ+型埋め込みドープ層９のイオン注
入条件の一例は、マスク開口幅が１μｍ、ボロンのドー
ズ量が７×１０13ｃｍ-2である。
【００３４】このような条件で、ピッチを約６μｍとし
て、例えば三層のｐ+型埋め込みドープ層９を順次形成
していくことで、深さ方向の径が約２．５μｍ、ピーク
濃度が約２×１０17ｃｍ-3のｐ+型埋め込みドープ層９
を形成することができる。
【００３５】（第３の実施形態）次に、ｐ+型埋め込み
ドープ層９の平面パターンの例を、第３、第４の実施形
態として説明する。
【００３６】図４は、本発明の第３の実施形態に係るノ
ーマリーオフ型ＳＩＴを示す平面図である。なお、図４
は、特にｐ+型埋め込みドープ層９の平面パターンを示
している。
【００３７】図４に示すように、ｐ+型埋め込みドープ
層９の埋め込みパターンは、チップの中心部分（例えば
素子有効領域に相当する部分）において、ストライプ状
パターンとされている。ストライプ状パターンは、素子
有効領域のほぼ全体に配置され、かつ各ストライプ状パ
ターンは、その外周で互いに接続されている。これによ
り、素子有効領域内での電位分布を、ほぼ均等にでき
る。
【００３８】また、チップの周辺部分（例えば接合終端
領域に相当する部分）では、ｐ+型埋め込みドープ層９
の埋め込みパターンが、上記ストライプ状パターンの部
分を取り囲む同心円状パターンとされている。同心円状
のパターンは、接合終端領域に設けられるガードリング
の平面パターンと同様である。
【００３９】本例では実施の一例として、ストライプ状
パターンの部分、およびガードリング状パターンの部分
のピッチを６μｍ、マスクの開口幅を１μｍとした。ま
た、イオン注入時のドーズ量は、７×１０13ｃｍ-2に設
定した。
【００４０】このような第３の実施形態であると、ｎ-
型ドリフト層１中に形成されるｐ+型埋め込みドープ層
９の平面パターンを、チップの周辺部分において、チッ
プの中心部分を取り囲む同心円状パターンとするので、
耐圧保持が可能となる。
【００４１】（第４の実施形態）図５は、本発明の第４
の実施形態に係るノーマリーオフ型ＳＩＴを示す平面図
である。なお、図５は、特にｐ+型埋め込みドープ層９
の平面パターンを示している。
【００４２】図５に示すように、ｐ+型埋め込みドープ
層９の埋め込みパターンは、チップの全体に、球体を一
定の間隔で分布させたドット状パターンとされている。
このようなドット状パターンでは、球体それぞれがガー
ドリングと同様な働きをする。このため、第３の実施形
態と同様に、耐圧保持が可能となる。さらに球体を一定
の間隔で部分させたドット状パターンでは、ｐ+型埋め
込みドープ層の各層および上部素子構造との面内での位
置関係は相関が無く、位置合わせのアライメントを行う
必要が無くなる、という利点もある。
【００４３】本例では実施の一例として、各球体を千鳥
状に分布させた。千鳥状の分布の一例としては、各球体
を、隣接する球体どうしで正三角形を為すものを選択し
た。さらに各球体間のピッチは６μｍ、マスクの開口幅
は１μｍとし、イオン注入時のドーズ量は、７×１０13
ｃｍ-2に設定した。
【００４４】このような第４の実施形態であると、ｎ-
型ドリフト層１中に形成されるｐ+型埋め込みドープ層
９の平面パターンを、チップの全体において、球体を一
定の間隔で分布させたドット状パターンとすることで、
第３の実施形態と同様に、耐圧保持が可能となる。
【００４５】なお、ドット状パターンの例としては、図
５に示したように各球体を千鳥状に分布させる他、各球
体を格子状に分布させるようにしても良い。
【００４６】（第５の実施形態）また、ｎ-型ドリフト
層１、即ちｎ型の伝導層中に、ｐ+型埋め込みドープ層
９を設けた素子のターンオンには、高電圧印可時にｐ+
型埋め込みドープ層９が空乏化されるため、ホールによ
る充電が必要である。ターンオン時間は、この充電時間
により決定される。
【００４７】純粋にユニポーラモードで動作するＭＯＳ
ＦＥＴでは、ｐ+型埋め込みドープ層９にホールを供給
することが無く、ｐ+型埋め込みドープ層９の空乏化は
解消できない。このため、ターンオン時間が長くなって
しまう。
【００４８】これに対し、ＳＩＴでは、ターンオン時に
ゲート電流を大きく流して、バイポーラモードで動作さ
せることが可能であり、ｐ+型埋め込みドープ層９にホ
ールを供給することができる。よって、より高速なター
ンオンが実現できる。そして、素子通常動作時（定常
時）には、ゲート電流を小さくし、ユニポーラモードで
動作させれば良い。
【００４９】以下、ターンオン時のｐ+型埋め込みドー
プ層９の充電に関する例を、第５、第６の実施形態とし
て説明する。
【００５０】図６（Ａ）は本発明の第５の実施形態に係
るノーマリーオフ型ＳＩＴの駆動方法を説明するための
回路図、図６（Ｂ）はゲート電流と時間との関係を示す
図、図６（Ｃ）は負荷電流と時間との関係を示す図であ
る。
【００５１】図６（Ａ）〜図６（Ｃ）に示すように、ゲ
ート電流を、ターンオン時のみ大きくする。これによ
り、ｐ+型埋め込みドープ層９には、ｐ+型ゲート層７か
らｎ-型ドリフト層１を介してホールが供給され、ｐ+型
埋め込みドープ層９の空乏化が速やかに解除され、ター
ンオン時に流れる負荷電流を、ゲート電流を一定のま
ま、とする従来に比べて大きくでき、ＳＩＴを、速やか
にオン状態にできる。
【００５２】図７に、ターンオン時間（ｔon）のゲート
電流（Ｉg）依存性を解析した結果を示す。本解析に供
したＳＩＴでは、電源電圧Ｖｄｄを３００Ｖ、又は６０
０Ｖとし、負荷抵抗Ｒは３Ω・ｃｍ2とした。素子構造
は、第１の実施形態と同様のものとし、ｐ+型埋め込み
ドープ層９の挿入層数は三層とした。
【００５３】ｐ+型埋め込みドープ層９の充電に必要な
電荷量は一定である。このため、ターンオン時にゲート
電流を大きくすれば、この分、ｐ+型埋め込みドープ層
９に電荷（本例ではホール）が多く供給され、ｐ+型埋
め込みドープ層９を速やかに充電できる。この結果、ｐ
+型埋め込みドープ層９の空乏化は速やかに解除され、
ターンオン時間を減少させることができる。ゲート電流
は、ターンオン時間に相当する時間だけ、オーバーシュ
ートさせれば良い。この後の定常時においては、ターン
オン時よりも小さなゲート電流で駆動する。
【００５４】このような第５の実施形態であると、ゲー
ト電極に流すゲート電流を、ターンオン時のみ定常時よ
りも大きくすることで、高速なターンオンを実現するこ
とができる。
【００５５】（第６の実施形態）図８（Ａ）は本発明の
第６の実施形態に係るノーマリーオフ型ＳＩＴの駆動回
路を示す回路図、図８（Ｂ）は入力電流と時間との関係
を示す図、図８（Ｃ）はゲート電流と時間との関係を示
す図である。
【００５６】図８（Ａ）に示すように、第６の実施形態
に係るＳＩＴの駆動回路は、ＳＩＴのゲートと入力端子
６０との間に、キャパシタＣと抵抗ｒｇ２とを並列接続
したゲート入力回路６１を有する。入力信号Ｖinは、入
力端子に入力され、抵抗ｒｇ１、およびゲート入力回路
６１を介してＳＩＴのゲートに入力される。
【００５７】図８（Ｂ）に示すように、本例の入力信号
Ｖｉｎは、ターンオン時、定常時に関わらず、例えば一
定とされる。しかしながら、図８（Ｃ）に示すように、
入力信号Ｖinが入力された瞬間に、キャパシタＣを通し
て変位電流が流れる為、ゲートにより大きなゲート電流
Ｉｇが流れ、第５の実施形態と同様に、ｐ+型埋め込み
ドープ層９にホールがより多く供給されて、ｐ+型埋め
込みドープ層９の空乏化が速やかに解除される。この結
果、速やかにターンオンさせることができる。
【００５８】図９に、ターンオン時間（ｔon）のキャパ
シタＣの容量（Ｃ）依存性を解析した結果を示す。本解
析に供したＳＩＴでは、電源電圧Ｖｄｄは３００Ｖ、負
荷抵抗は３Ω・ｃｍ2、入力信号Ｖinの振幅は５Ｖとし
た。素子構造は、素子構造は、第１の実施形態と同様の
ものとし、ｐ+型埋め込みドープ層９の挿入層数は三層
とした。また、抵抗ｒｇ１の抵抗は０．１Ω・ｃｍ2、
ゲート入力回路６１の抵抗ｒｇ２の抵抗は４３Ω・ｃｍ
2とした。
【００５９】図９に示すように、上記設定のＳＩＴにお
いて、キャパシタＣの容量Ｃを０．２μＦ／ｃｍ2以上
とすると、ターンオン時間ｔonは、１００ｎｓ以下の高
速なターンオンが可能となる。
【００６０】以上、本発明を第１〜第６の実施形態によ
り説明したが、この発明は、第１〜第６の実施形態に限
られるものではない。
【００６１】例えば第１〜第６の実施形態では、ノーマ
リーオフ型のＳＩＴを例示したが、本発明の構造、およ
び駆動方法はそれぞれ、ノーマリーオン型のＳＩＴでも
実施できる。
【００６２】また、ｐ+型埋め込みドープ層を三層とし
て説明を行ったが、ｐ+型埋め込みドープ層は一層以上
有する構造であれば、同様の効果を得ることができる。
【００６３】また、半導体としてシリコン（Ｓｉ）を用
いたＳＩＴを説明したが、半導体としては、例えばシリ
コンカーバイド（ＳｉＣ）などの化合物半導体を用いる
ことができる。
【００６４】また、第１〜第６の実施形態ではＳＩＴを
例示したが、本発明の構造、および駆動方法は、ｎ-型
ドリフト層１、即ち伝導層を有する素子ならば、ＳＩＴ
に限らず、本発明を適用することができる。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
素子耐圧とオン抵抗とのトレードオフが改善され、十分
な耐圧を維持しつつ、オン抵抗の低減が可能な電力用半
導体素子と、この電力用半導体素子のターンオン時間の
短縮に有効な駆動方法とを提供することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態に係るＳＩＴを
示す断面図。
【図２】図２はｐ+型埋め込みドープ層の挿入層数とオ
ン抵抗との関係を示す図。
【図３】図３（Ａ）は本発明の第２の実施形態に係るＳ
ＩＴを示す断面図、図３（Ｂ）は。ｐ+型埋め込みドー
プ層の不純物濃度との関係を示す図。
【図４】図４は本発明の第３の実施形態に係るＳＩＴを
示す平面図。
【図５】図５は本発明の第４の実施形態に係るＳＩＴを
示す平面図。
【図６】図６（Ａ）は本発明の第５の実施形態に係るノ
ーマリーオフ型ＳＩＴの駆動方法を説明するための回路
図、図６（Ｂ）はゲート電流と時間との関係を示す図、
図６（Ｃ）は負荷電流と時間との関係を示す図。
【図７】図７はターンオン時間とゲート電流との関係を
示す図。
【図８】図８（Ａ）は本発明の第６の実施形態に係るノ
ーマリーオフ型ＳＩＴの駆動回路を示す回路図、図８
（Ｂ）は入力電流と時間との関係を示す図、図８（Ｃ）
はゲート電流と時間との関係を示す図。
【図９】図９はターンオン時間と容量との関係を示す
図。
【図１０】従来のＳＩＴの断面図。
【符号の説明】
１…ｎ-型ドリフト層、 ２…ｎ+型ドレイン層、 ３…ドレイン電極、 ４…ｐ-型チャネル層、 ５…ｎ+型ソース層、 ６…ソース電極、 ７…ｐ+型ゲート層、 ８…ゲート電極、 ９…ｐ+型埋め込みドープ層、 ６０…入力端子、 ６１…ゲート入力回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA01 FA03 FB01 GA16 GA17 GB04 GC07 GC08 GD04 HC01 HC07

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１の半導体層と、 前記第１の半導体層に電気的に接続される第１の主電極
    と、 前記第１の半導体層の表面に選択的に形成された第２導
    電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
    電型の第３の半導体層と、 前記第３の半導体層に電気的に接続される第２の主電極
    と、 前記第１の半導体層の表面に選択的に形成されるととも
    に、前記第２の半導体層に接触する第２導電型の第４の
    半導体層と、 前記第４の半導体層に電気的に接続される制御電極と、 前記第１の半導体層内に埋め込まれた少なくとも１つの
    電位の浮いた第２導電型の第５の半導体層とを具備する
    ことを特徴とする電力用半導体素子。
  2. 【請求項２】 前記第５の半導体層が複数存在すると
    き、これら第５の半導体層の不純物濃度が全て同一であ
    ることを特徴とする請求項１に記載の電力用半導体素
    子。
  3. 【請求項３】 前記第５の半導体層が複数存在すると
    き、これら第５の半導体層の不純物濃度が前記第１の半
    導体層の表面に近い層ほど高くなっていることを特徴と
    する請求項１に記載の電力用半導体素子。
  4. 【請求項４】 前記第５の半導体層は、チップの周辺部
    分で、同心円状になっていることを特徴とする請求項１
    乃至請求項３いずれか一項に記載の電力用半導体素子。
  5. 【請求項５】 前記第５の半導体層は、チップの全体
    で、球体状になっていることを特徴とする請求項１乃至
    請求項３いずれか一項に記載の電力用半導体素子。
  6. 【請求項６】 請求項１乃至請求項５いずれか一項に記
    載の電力用半導体素子を駆動する駆動方法であって、 前記制御電極に流す電流を、ターンオン時のみ定常時よ
    りも大きくすることを特徴とする駆動方法。
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