JP4550511B2 - 演算処理装置、演算処理装置の制御方法 - Google Patents
演算処理装置、演算処理装置の制御方法 Download PDFInfo
- Publication number
- JP4550511B2 JP4550511B2 JP2004218801A JP2004218801A JP4550511B2 JP 4550511 B2 JP4550511 B2 JP 4550511B2 JP 2004218801 A JP2004218801 A JP 2004218801A JP 2004218801 A JP2004218801 A JP 2004218801A JP 4550511 B2 JP4550511 B2 JP 4550511B2
- Authority
- JP
- Japan
- Prior art keywords
- move
- request
- address
- registered
- index
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
実施の形態1.
以下、上記構成における、本発明の実施の形態1について説明する。図2は実施の形態1の動作を示すフローチャートであり、その具体的回路構成を図3に示す。
実施の形態2.
図4は実施の形態2における動作を示すフローチャートであり、図5はその場合のマッチ回路を示す図である。実施の形態2では、後続要求のアドレスと先行する要求のアドレスの比較の時点で、後続の要求アドレスと先行のリプレースアドレスとの比較を同時に行う。このため実施の形態2においては、図6に示されるように、MIBの構成において要求アドレス100、登録ウェイ及びリプレースウェイ200、その他のフラグ300に加えてリプレースアドレスの上位アドレス部領域400を加える。さらに、例えば、このリプレースアドレスが保持される際にリプレース先の状態が有効であるかのフラグ(dirty victimとclean victimのOR)を持たせるようにする。
(a)、アドレス64バイトが一致したか。
Claims (16)
- データを保持するウェイを複数有するキャッシュメモリと、
前記キャッシュメモリにデータを保持させるムーブイン要求のアドレスを登録するムーブインバッファと、
前記キャッシュメモリが保持するデータに対応して、前記データが登録されているウェイの番号である登録ウェイ番号を保持するタグ部と、
前記ムーブイン要求のアドレスにおけるインデックス部を用いて前記タグ部の検索を行い、キャッシュヒットを検出した場合、登録ウェイ番号を出力するタグ検索部と、
前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組とを比較するリクエストアドレス比較部と、
前記タグ検索部がキャッシュヒットを検出した場合、前記ムーブイン要求のアドレスにおけるインデックス部及び前記タグ検索部が出力した登録ウェイ番号の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び前記キャッシュメモリにおけるリプレース対象のリプレースウェイ番号の組とを比較するウェイ比較部と、
前記リクエストアドレス比較部の比較結果又は前記ウェイ比較部の比較結果に基づき、前記ムーブイン要求の処理又は中断を行うムーブイン要求処理部と
を有することを特徴とする演算処理装置。 - 前記演算処理装置において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出した場合、又は、前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出してさらに前記タグ検索部がキャッシュヒットを検出し、前記ウェイ比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び前記タグ検索部が出力した登録ウェイ番号の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び前記キャッシュメモリにおけるリプレース対象のリプレースウェイ番号の組との不一致を検出した場合に、前記ムーブイン要求の処理を行うことを特徴とする請求項1記載の演算処理装置。 - 前記演算処理装置において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出してさらに前記タグ検索部がキャッシュミスを検出した場合、前記ムーブイン要求の処理を行うことを特徴とする請求項2記載の演算処理装置。 - 前記演算処理装置において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との一致を検出した場合、又は、前記タグ検索部がキャッシュヒットを検出し、前記ウェイ比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び前記タグ検索部が出力した登録ウェイ番号の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び前記キャッシュメモリにおけるリプレース対象のリプレースウェイ番号の組との一致を検出した場合に、前記ムーブイン要求の中断を行うことを特徴とする請求項1乃至請求項3のいずれか1項に記載の演算処理装置。 - データを保持するキャッシュメモリと、
前記キャッシュメモリにデータを保持させるムーブイン要求のアドレスと前記ムーブイン要求に対するリプレースデータのアドレスであるリプレースアドレスを登録するムーブインバッファと、
前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組とを比較するリクエストアドレス比較部と、
前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効か無効かを判断し、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効である場合、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録されたリプレースアドレスにおけるインデックス部及び上位アドレス部の組とを比較するリプレースアドレス比較部と、
前記リクエストアドレス比較部の比較結果、又は前記リプレースアドレス比較部の比較結果及び判断結果に基づき、前記ムーブイン要求の処理又は中断を行うムーブイン要求処理部と
を有することを特徴とする演算処理装置。 - 前記演算処理装置において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出した場合、且つ、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効であり、前記リプレースアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録されたリプレースアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出した場合に、前記ムーブイン要求の処理を行うことを特徴とする請求項5記載の演算処理装置。 - 前記演算処理装置において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との一致を検出した場合、又は、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効であり、前記リプレースアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録されたリプレースアドレスにおけるインデックス部及び上位アドレス部の組との一致を検出した場合、又は、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが無効である場合に、前記ムーブイン要求の中断を行うことを特徴とする請求項5又は請求項6記載の演算処理装置。 - 前記演算処理装置において、
前記リプレースアドレス比較部は、
前記ムーブイン要求に対するリプレースアドレスのリプレースデータが、上書き若しくは変更されておらず且つライトバックの必要がない又は上書き若しくは変更されておらず且つライトバックの義務がある場合に、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効であると判断することを特徴とする請求項5乃至請求項7のいずれか1項に記載の演算処理装置。 - データを保持するウェイを複数有するキャッシュメモリと、前記キャッシュメモリにデータを保持させるムーブイン要求のアドレスを登録するムーブインバッファと、前記キャッシュメモリが保持するデータに対応して、前記データが登録されているウェイの番号である登録ウェイ番号を保持するタグ部とを有する演算処理装置の制御方法において、
前記演算処理装置が有するタグ検索部が、前記ムーブイン要求のアドレスにおけるインデックス部を用いて前記タグ部の検索を行い、キャッシュヒットを検出した場合、登録ウェイ番号を出力するステップと、
前記演算処理装置が有するリクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組とを比較するステップと、
前記演算処理装置が有するウェイ比較部が、前記タグ検索部がキャッシュヒットを検出した場合、前記ムーブイン要求のアドレスにおけるインデックス部及び前記タグ検索部が出力した登録ウェイ番号の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び前記キャッシュメモリにおけるリプレース対象のリプレースウェイ番号の組とを比較するステップと、
前記演算処理装置が有するムーブイン要求処理部が、前記リクエストアドレス比較部の比較結果又は前記ウェイ比較部の比較結果に基づき、前記ムーブイン要求の処理又は中断を行うステップと
を有することを特徴とする演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出した場合、又は、前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出してさらに前記タグ検索部がキャッシュヒットを検出し、前記ウェイ比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び前記タグ検索部が出力した登録ウェイ番号の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び前記キャッシュメモリにおけるリプレース対象のリプレースウェイ番号の組との不一致を検出した場合に、前記ムーブイン要求の処理を行うことを特徴とする請求項9記載の演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出してさらに前記タグ検索部がキャッシュミスを検出した場合、前記ムーブイン要求の処理を行うことを特徴とする請求項10記載の演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との一致を検出した場合、又は、前記タグ検索部がキャッシュヒットを検出し、前記ウェイ比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び前記タグ検索部が出力した登録ウェイ番号の組と前記ムーブインバッファに登録された前記先行ムーブイン要求のアドレスにおけるインデックス部及び前記キャッシュメモリにおけるリプレース対象のリプレースウェイ番号の組との一致を検出した場合に、前記ムーブイン要求の中断を行うことを特徴とする請求項9乃至請求項11のいずれか1項に記載の演算処理装置の制御方法。 - データを保持するキャッシュメモリと、前記キャッシュメモリにデータを保持させるムーブイン要求のアドレスと前記ムーブイン要求に対するリプレースデータのアドレスであるリプレースアドレスを登録するムーブインバッファとを有する演算処理装置の制御方法において、
前記演算処理装置が有するリクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組とを比較するステップと、
前記演算処理装置が有するリプレースアドレス比較部が、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効か無効かを判断し、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効である場合、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録されたリプレースアドレスにおけるインデックス部及び上位アドレス部の組とを比較するステップと、
前記演算処理装置が有するムーブイン要求処理部が、前記リクエストアドレス比較部の比較結果、又は前記リプレースアドレス比較部の比較結果及び判断結果に基づき、前記ムーブイン要求の処理又は中断を行うステップと
を有することを特徴とする演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出した場合、且つ、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効であり、前記リプレースアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録されたリプレースアドレスにおけるインデックス部及び上位アドレス部の組との不一致を検出した場合に、前記ムーブイン要求の処理を行うことを特徴とする請求項13記載の演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記ムーブイン要求処理部は、
前記リクエストアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブイン要求に対して先行するムーブイン要求であって前記ムーブインバッファに登録された先行ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組との一致を検出した場合、又は、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効であり、前記リプレースアドレス比較部が、前記ムーブイン要求のアドレスにおけるインデックス部及び上位アドレス部の組と前記ムーブインバッファに登録されたリプレースアドレスにおけるインデックス部及び上位アドレス部の組との一致を検出した場合、又は、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが無効である場合に、前記ムーブイン要求の中断を行うことを特徴とする請求項13又は請求項14記載の演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記リプレースアドレス比較部は、
前記ムーブイン要求に対するリプレースアドレスのリプレースデータが、上書き若しくは変更されておらず且つライトバックの必要がない又は上書き若しくは変更されておらず且つライトバックの義務がある場合に、前記ムーブイン要求に対するリプレースアドレスのリプレースデータが有効であると判断することを特徴とする請求項13乃至請求項15のいずれか1項に記載の演算処理装置の制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004218801A JP4550511B2 (ja) | 2004-07-27 | 2004-07-27 | 演算処理装置、演算処理装置の制御方法 |
US10/986,868 US7689770B2 (en) | 2004-07-27 | 2004-11-15 | Method and system for selectively permitting cache memory access during a cache miss request |
EP04257180.2A EP1622025B1 (en) | 2004-07-27 | 2004-11-19 | Cache hit/miss under miss optimization |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004218801A JP4550511B2 (ja) | 2004-07-27 | 2004-07-27 | 演算処理装置、演算処理装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006039937A JP2006039937A (ja) | 2006-02-09 |
JP4550511B2 true JP4550511B2 (ja) | 2010-09-22 |
Family
ID=34930814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004218801A Expired - Fee Related JP4550511B2 (ja) | 2004-07-27 | 2004-07-27 | 演算処理装置、演算処理装置の制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7689770B2 (ja) |
EP (1) | EP1622025B1 (ja) |
JP (1) | JP4550511B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10515432B2 (en) | 2016-10-28 | 2019-12-24 | Samsung Electronics Co., Ltd. | Methods and apparatuses for managing graphics data using two-stage lookup tables in cache |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4680851B2 (ja) * | 2006-08-18 | 2011-05-11 | 富士通株式会社 | システムコントローラ,同一アドレスリクエストキューイング防止方法および情報処理装置 |
JP5383415B2 (ja) * | 2009-10-02 | 2014-01-08 | キヤノン株式会社 | 通信装置及び通信装置の通信方法並びにプログラム |
WO2013084315A1 (ja) * | 2011-12-07 | 2013-06-13 | 富士通株式会社 | 演算処理装置、及び、演算処理装置の制御方法 |
US10720082B1 (en) | 2016-09-08 | 2020-07-21 | Ctskh, Llc | Device and system to teach stem lessons using hands-on learning method |
JP6770230B2 (ja) | 2016-09-30 | 2020-10-14 | 富士通株式会社 | 演算処理装置、情報処理装置及び演算処理装置の制御方法 |
JP6947974B2 (ja) | 2017-09-13 | 2021-10-13 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0322053A (ja) * | 1989-06-20 | 1991-01-30 | Fujitsu Ltd | ムーブ・イン・バッファ制御方式 |
US5642494A (en) * | 1994-12-21 | 1997-06-24 | Intel Corporation | Cache memory with reduced request-blocking |
JP2637320B2 (ja) * | 1991-10-04 | 1997-08-06 | 富士通株式会社 | バッファ記憶制御方式 |
US5742831A (en) * | 1994-06-30 | 1998-04-21 | Intel Corporation | Methods and apparatus for maintaining cache coherency during copendency of load and store operations |
JP3238390B2 (ja) * | 1990-03-20 | 2001-12-10 | 富士通株式会社 | バッファ記憶装置 |
US6339813B1 (en) * | 2000-01-07 | 2002-01-15 | International Business Machines Corporation | Memory system for permitting simultaneous processor access to a cache line and sub-cache line sectors fill and writeback to a system memory |
US20020103971A1 (en) * | 2001-01-30 | 2002-08-01 | Nec Corporation | Control circuit for cache system and method of controlling cache system |
-
2004
- 2004-07-27 JP JP2004218801A patent/JP4550511B2/ja not_active Expired - Fee Related
- 2004-11-15 US US10/986,868 patent/US7689770B2/en not_active Expired - Fee Related
- 2004-11-19 EP EP04257180.2A patent/EP1622025B1/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0322053A (ja) * | 1989-06-20 | 1991-01-30 | Fujitsu Ltd | ムーブ・イン・バッファ制御方式 |
JP3238390B2 (ja) * | 1990-03-20 | 2001-12-10 | 富士通株式会社 | バッファ記憶装置 |
JP2637320B2 (ja) * | 1991-10-04 | 1997-08-06 | 富士通株式会社 | バッファ記憶制御方式 |
US5742831A (en) * | 1994-06-30 | 1998-04-21 | Intel Corporation | Methods and apparatus for maintaining cache coherency during copendency of load and store operations |
US5642494A (en) * | 1994-12-21 | 1997-06-24 | Intel Corporation | Cache memory with reduced request-blocking |
US6339813B1 (en) * | 2000-01-07 | 2002-01-15 | International Business Machines Corporation | Memory system for permitting simultaneous processor access to a cache line and sub-cache line sectors fill and writeback to a system memory |
US20020103971A1 (en) * | 2001-01-30 | 2002-08-01 | Nec Corporation | Control circuit for cache system and method of controlling cache system |
JP2002229852A (ja) * | 2001-01-30 | 2002-08-16 | Nec Corp | キャッシュシステムの制御回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10515432B2 (en) | 2016-10-28 | 2019-12-24 | Samsung Electronics Co., Ltd. | Methods and apparatuses for managing graphics data using two-stage lookup tables in cache |
Also Published As
Publication number | Publication date |
---|---|
JP2006039937A (ja) | 2006-02-09 |
US20060026361A1 (en) | 2006-02-02 |
US7689770B2 (en) | 2010-03-30 |
EP1622025A2 (en) | 2006-02-01 |
EP1622025B1 (en) | 2014-01-15 |
EP1622025A3 (en) | 2006-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6434641B1 (en) | System for reducing the number of requests presented to a main memory in a memory storage system employing a directory-based caching scheme | |
US8984261B2 (en) | Store data forwarding with no memory model restrictions | |
US8074029B2 (en) | Processor equipped with a pre-fetch function and pre-fetch control method | |
JP2000285021A (ja) | キャッシュ・コヒーレンシ維持のためにペンディング・タグを使用する多重処理システム | |
US5263144A (en) | Method and apparatus for sharing data between processors in a computer system | |
US6105108A (en) | Method and apparatus for releasing victim data buffers of computer systems by comparing a probe counter with a service counter | |
US7529889B2 (en) | Data processing apparatus and method for performing a cache lookup in an energy efficient manner | |
US7716423B2 (en) | Pseudo LRU algorithm for hint-locking during software and hardware address translation cache miss handling modes | |
US6931495B2 (en) | Processor and method of arithmetic processing thereof | |
US20060294319A1 (en) | Managing snoop operations in a data processing apparatus | |
JP4006445B2 (ja) | キャッシュ制御方法及びプロセッサシステム | |
JP4550511B2 (ja) | 演算処理装置、演算処理装置の制御方法 | |
US7478203B2 (en) | Technique for eliminating dead stores in a processor | |
JP2007533014A (ja) | ライトバックキャッシュにおいてスヌーププッシュ処理やスヌープキル処理が同時発生しているときのライトバック処理をキャンセルするためのシステムおよび方法 | |
JP3727244B2 (ja) | キャッシュシステムの制御回路 | |
US6477622B1 (en) | Simplified writeback handling | |
JP4575065B2 (ja) | キャッシュメモリ制御装置、キャッシュメモリ制御方法、中央処理装置、情報処理装置、中央制御方法 | |
US20060236040A1 (en) | Multiprocessor system for preventing starvation in case of occurring address competition and method thereof | |
US20060117140A1 (en) | Memory control device and memory control method | |
JP3320562B2 (ja) | キャッシュメモリを有する電子計算機 | |
US7774552B1 (en) | Preventing store starvation in a system that supports marked coherence | |
JP6451475B2 (ja) | 演算処理装置、情報処理装置および演算処理装置の制御方法 | |
JP2023079640A (ja) | 演算処理装置および演算処理方法 | |
CN118176492A (zh) | 基于历史的选择性高速缓存行无效请求 | |
CN118043791A (zh) | 对推测性地执行的指令的弱高速缓存行无效请求 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070223 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100706 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100708 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4550511 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |