JPS59180767A - 直列化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はマルチプロセッサコンピュータシステムとりわ
けマルチプロセラツーに対して命令の同時実行を可能に
するための直列化装置に関する。

〔背景技術〕

記憶装置のアクセスに対する直列化機構（記憶保護１機
構とは異なる）は次のように働く；２台以上のプロセッ
サが同じ記憶場所を更新しようとする場合、あるプロセ
ラｖＶｃ、よる内容の更新が他のプロセラＶによって変
更されることはない。同時にアクセスされている記憶場
所のアクセスを完了することができるのは１台のプロセ
ッサだけであシ、他の全てのプロセツｖＶｃ対しては、
そのアクセスが完了するまではその記憶場所がロックさ
れる。マルチプロセッサコンピュータシステムにおいて
は、プロセッサの間で命令ごとに互いに連絡をとＶ合う
ことなく各プロセッサが全く独立に、かつ非同期的に命
令ストリームを実行する場合がある。全てのもしくは大
部分の命令が記憶装置全体のアクセスの直列化を必要と
する場合は、そのマルチプロセッサコンピュータシステ
ムの性能はユニプロセッサコンピュータシステムの性能
に近づいてしまう。

従来の直列化機構は、記憶装置全体のアクセスを命令実
行中の１台のプロセッサに制限していた。

このためにマルチプロセッサコンピュータシステムの性
能が低下する。このタイプの直列化機構の従来列がＩ　
ＢＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、第２６巻、１８０１ページ乃至１８
０４ページＶＣ記載されている。

〔発明の目的〕

本発明の目的はマルチプロセッサコンピユークシステム
に、１つの命令の実行期間中に記憶装置の一部分だけを
ロックする直列化装置を提供することである。

（３） 〔発明の概要〕 本発明においては、あるプロセッサで命令が実行てれる
場合にその命令のオペランドを含むページがロックきれ
、他のプロセッサは既にロックでれているページのアク
セスを要求するもので１ない限りどのような命令でも何
らの遅延なしに実行することができる。命令の終了時に
その命令によってロッつてれているページはアンロック
でれる。。

〔実施例の説明〕

＠１図は本発明を利用するマルチプロセッサコンピュー
タシステムを表わすブロック図である。

第１図のプロセラｖ１０．２０．３０．　　及び４０は
制御装置５０を介して主記憶装置１００をアクセスする
命令を同時に実行することができる。簡単のために各々
のプロセッサに関連する入出力装置及びチャネルは図示
しないが、システムに含まれているものとする。各々の
プロセッサは仮想アドレスを利用して主記憶装置１００
のアドレス指（４） 定を行なう。各々のプロセッサは仮想アドレス変換機構
を有しており、それは仮想アドレスから実アドレスへの
変換を行う。主記憶装置１００はあらかじめ定められた
数のページフレームを有しておシ、本実施例ではこれら
は仮想記憶装置の５１２バイトのページアウトしている
。仮想記憶装置及び仮想アドレス指定の概念は良く知ら
れた技術である。プロセッサのプログラムのどんなデー
タバイトも２つのアドレヌ即ち仮想アドレスと実アドレ
スとを持っている。プログラム処理中にどのページ（即
ち５１２バイトのブロック）も、主記憶装置１００から
補助記憶装置へのページアウトが可能である。またプロ
グラム処理が終了する前に主記憶装置１００の新しい場
所に何度もページインすることもできる。従って、デー
タバイトの仮想アドレスは変化しないが、その主記憶装
置１００における実アドレスはプログラム実行中に何度
も変更はれることがある。

各々のプロセッサによる主記憶装置１００のアクセス要
求ｃ以下、ＭＳ要求という）は一旦、連想レジスフスタ
ック１５０に受は取られる。各々のプロセッサが使用し
ているページのアドレスは連想レジスタスタック１５０
に保持される。連想レジスタスタック１５０がページア
ドレスを保持することによって各々のプロセッサは主記
憶装置１００の特定のページを占有できる。本発明にお
いては、命令の実行期間に直列化が行われる。命令の取
出しの際には主記憶装置１００の直列化は必要ではない
。、というのはこの時プロセッサは読取りは行うが書込
みはしないからである。直列化が必要なのは命令オペラ
ンドだけである。本実施例においては、命令は２つのオ
ペランドを有しておシどちらのオペランドも２５６バイ
ト以内の長さである。従って最大長のオペランドは１ペ
ージの半分を占める。連想レジスタスタック１５０は、
４つのレジスタブロックから成シフロセッサ１０．２０
．３０、及び４０に対してレジスタブロック１６０．１
７０１，１８０．及び１９０をそれぞれ備えている（第
３図）。

プロセラｖ１０．２０．３０、及び４０のうちの２つの
間にデッドロックが起こる場合がある。

何故なら２つのプロセッサが主記憶装置１００の同しペ
ージを占有したい場合があるからである。。

そのデッドロックを解消する論理を第２図に示す。

２つのプロセッサの間でデッドロックが生じるとＭＳ要
求指令はＸ回拒否でれる。そうするとプロセッサは、連
想レジスタスタック１５０のエントリを変更することに
よって、すでに保持でれているロックを、解除し、命令
の実行を再開する。各々のプロセラｖ１０．２０．６ｏ
および４ｏの拒否回数Ｘはプロセッサごとに異なってい
てもよい。

これはデッドロックの反復を防ぐ。

あるプロセッサによる命令の取出しが終わると、命令（
Ｄ　第１オペランドが取り出でれこれに関ｉするレジス
タブロック１６０，１７０，１８（）または１９０にエ
ントリが作られる。もし第１オペランドが異なるページ
ｖｃまたがつτいれば、レジスタブロックにある第１オ
ペランドページクロスレジスタにエントリが作られる。

次に第２オペランドが取り出でれて関連するレジスタに
エントリが（７） 作られる。第２オペランドも異なるページにまたがって
いると、レジスタブロックにある第２オペランドベージ
クロスレジスタにエントリが作られる。、との特定のプ
ロセッサに関連するレジスタブロックのエントリによっ
て全てのオペランドがうまくロックでれた場合にのみ、
命令の実行は続行てれる。

第２図で、ブロック３１［１においてＭＳ要求が拒否て
れたとすると１．ブロック３１５の遅延の後に、ブロッ
ク６２０においてＭＳ要求が再試行でれる。ブロック３
２５においてＭＳ要求が拒否でれるかどうかを判定し、
拒否の場合はブロック３３０で再試行がＸ回目がどうか
を調べる。もしＸ回目であれば、有効レジメタラッチ（
これについては後ＶＣ説明する）がブロック３３５Ｖｃ
おいてリセット−ｇれて、ブロック３４０ＶＣおいて命
令を再開する。もし命令がうまく完了すれば、当該プロ
セッサは、関連するレジスタブロックのエントリを無効
にして、その命令についての全てのロックを解除する。

（８） 第３図について説明す枳、データはデータ入力バス５５
を介して制御装置５０（第１図）から主記憶装置１００
に入る。またデータはデータ出力バス６０を介して主記
憶装置１ｏｏがらプロセッサのうちの１つに読み取られ
る。データの読取シおよび書込みが行われている間に主
記憶装置アドレスバス７０を介して制御装置５ｏがら主
記憶装置１００Ｖｃアドレスが送られる６、主記憶装置
１゜Ｄのページアドレスはまたページアドレスバス２７
１を介してレジスタブロック１６０，１７０゜１８０１
および１９０に送られる。プロセッサのうちの１つによ
って命令アドレスが主記憶装置アドレスバス７０へ出力
でれるとき、そのプロセッサは関連するＭＳ要求線を活
動化する。ＭＳ要求線１１．２１．３１および４１はプ
ロセッサ１０゜２０．３０、および４Ｄｆ／ｊそれぞれ
対応している。

レジスタブロック１６０．１７０，１８０．および１９
０は全く同一のものでその詳細を第４図に示す３、例え
ばレジスタブロック１６０は４つのレジ−１’２１：１
１．２０３．２０５および２０７を有しており、そのう
ちの２つは第１オペランド、残りの２つは第２オペラン
ドのためのものである。。

レジスタブロックの機能について説明する。ＭＳ要求を
出したプロセッサに関連するレジスタブロックは、ＡＮ
Ｄ回路を禁止することによってアドレス不一致を強制す
る１、レジヌクブロック１６０においてはそのＡＮＤ回
路は２２６．２２７．２２８、および２２９でめシ、そ
れらは比較器２１０．２１１．２１２、および２１３の
出力をそれぞれ受は取る１、比較器２１０．２１１．２
１２、および２１３はレジスタ２０１．２０３．２０５
および２０７０ページアドレスとページアドレスバス７
１上にろるページアドレスとをそれぞれ比較する３、こ
れらの比較結果を、インバータ２３１を介してＭＳ要求
信号が禁止する。ＭＳ要求が１市てれている間はそのレ
ジスタブロックの比較結果は無視される３、言い換えれ
ばＭＳ要求信号がアドレス不一致を強制する３、シかし
ながら他のレジスタブロックの比較結果は無視されるこ
とはない、。

何故ならそのプロセッサにおいてはＭＳ要求信号は不活
動となっているからである。そしてもしアドレス一致が
あれば主記憶装置１００のアクセスは許可でれることは
ない。もしアドレス一致がなければ主記憶装置１００の
アクセスは許可σれて、そのプロセッサ゛が主記憶装置
１００のアクセスを要求（ただし命令取出しのためのア
クセス要求ではない）している間にアクセスすべきペー
ジアドレスを関連するレジスタブロックの適切なレジス
タに書き込む。

２つのＡＮＤ回路のグループがレジスタへのページアド
レスの書込みを制御する。ページアドレスはＡＮＤ回路
２２１．２２２．２２３、及び２２４に送られる。これ
らのＡＮＤ回路は実際にはべ一ジアドレヌのビットごと
に設けられている。

これらのＡＮＤ回路の出力はレジスタ２０１．２０３．
２０５、および２０７にそれぞれ接続されており、ＡＮ
Ｄ回路２１６．２１７．２１８、および２１９の出力に
よってそれぞれ条件づけられる。レジスタの選択はＡＮ
Ｄ回路２１１６．２１７．２１８、および２１９によっ
て遂行てれる４、これらのＡＮＤ回路はレジスタ選択バ
ス２１５から信号を受は取る入力を有している。これら
のＡＮＤ回路はインバＴり２２０を介して命令取出し信
号によって禁止でれ、経路１１０を介してＡＮＤ回路１
０５（第６図）からくるＭ　Ｓ−＋）’イクル許可信号
によって条件づけられる。、これらのＡＮＤ回路が出力
を有するには妊らにＭＳ要求信号もなければならない。

従ってプロセッサが主記憶装置のアクセスを要求してお
りかつ命令の取出しが行われていない」場合にのみペー
ジアドレスが関連するレジスタブロック中の適切外レジ
ヌクに書き込まれる。

ページアドレスが適切なレジスタに入ると、有効レジス
クラッチ２０２．２０４．２０６、および２０Ｂのうち
の関連する有効レジスタラッチがセットｇれる。これら
のランチのセット出力はＡＮＤ回路２２６．２２７．２
２８、および２２９にそれぞれ印加でれる。、有効レジ
スクラッチは主記憶装置１００の特定のページをロック
する働きがあり、命令実行サイクルの終了時においてプ
ロセッサによってリセット−ｇれなければならない。

プロセッサ１０．２０，３０．および４ｏは有効レジヌ
クリセット信号を線１２．２２、ろ２、および４２Ｖｃ
それぞれ出力してこれを達成する。

ここで命令実行シーケンスに於る連想レジスタスタック
１５０の動作について説明する。命令アドレスはプロセ
ッサ１０，２０，３０．および４０のうちの１つによっ
て制御装置５ｏを介して主記憶装置アドレスバス７０を
通過して主記憶装置１００に送られる。レジスタブロッ
ク１６０，１７０．１８０、および１９０の有効レジス
タラッチは初めは全てリセットされており従ってレジス
タブロック１６０においてＯＲ回路２３０の出力、およ
び他の全てのレジスタブロックにおいてＯＲ回路２３０
に相当するＯＲ回路の出力、最終的には第３図のＯＲ回
路２４０の出力は非活動となっている。従ってＯＲ回路
２４０の出力はインバータ２４５によってＡＮＤ回路１
０５を条件付けてＭＳサイクル許可信号を線１１０に出
す。、主記憶装置アドレスを主記憶装置アドレスバス７
０に送出しているプロセッサ（例えばプロセッサ１０）
は又ＭＳ要求信号を対応する線（プロセラｙｉ　ｏの場
合は線１１）に出しているわ、レジスタブロックのレジ
スタの内容とページアドレスバス７１１１ｊているペー
ジアドレスとを比較して、ページアドレスがこれらのレ
ジヌクに入っているかどうかを判定する。レジスタブロ
ックに、ｂる全ての有効レジスクラッチがリセットてれ
ていれば、これらの一致は起こらずＭＳＳザクルが許可
でれる。、ＭＳサイクルが許可てれたことを示すＡＮＤ
回路１０５の許可信号と、取シ出でれた命令とが、主記
憶装置１００からデータ出力バス６０を介して要求を出
しているプロセッサに送られる。命令が主記憶装置１０
０から取り出でれているので（従って命令取出し信号が
出されている）、主記憶装置１ＱＯのアクセスを要求し
ているプロセッサに関連したレジスタブロックのレジス
タにはページアドレスの書込みは行われない。

命令を受は取ったプロセッサは、オペラントノ取出しを
開始して、命令の実行を始める。オペランドのアドレス
は主記憶装置アドレスバス７０ｖＣ送られて、適切なＭ
Ｓ要求線が活動化する。ページアドレスが書き適寸れる
べきレジスタのアドレスはレジスタ選択バス２１５に送
られる。全てのプロセッサのレジスタブロックにおいて
ページアドレスの比較が行われて１．もし一致が生じな
いと仮定すると、第１オペランドのデータは、主記憶装
置のサイクルが許可でれていることを示すＡＮＤ回路１
０５のＭＳサイクル許可信号と共に、データ出力バス６
０を介して、命令を実行しているプロセッサに送られる
。１しかしながら今度は命令取出し信号が出でれていな
いので、第１オペランドのアドレスはそのオペランドに
関連するレジスタに入れられる。さらに関連する有効レ
ジスクラッチも七ット芒れる。

命令を実行中のプロセッサは、第１オペランドがページ
境界を越えた場合は第１オペランドの残シの部分、そう
でない場合は第２オペランドの取出しを行う。第１オペ
ランドの残９０部分を取り出すためのアドレスもしくは
第２オペランドを取シ出すためのアドレスは、第１オペ
ランドの最初の部分に関連したレジスタに記憶されてい
るアドレスとは一致しない。オペランドを取シ出すたび
に、ページアドレスがレジスタブロックの適切なレジス
タに置かれる。

命令の実行中にプロセンＶ（例えばプロセッサ１０）が
、これらのレジスタにあるアドレスを使用する場合に、
比較器２１０．２１１．２１２、および２１６はアドレ
スの一致を通知する。しかしながらこうした一致の知ら
せはインバータ２６１によって無効となる。何故ならプ
ロセン？、１０の使用に対してはこのアドレスは有効で
あるが他のプロセッサ２０、ろ０１および４０ｖＣとっ
ては有効ではないからである。１かくして主記憶装置１
０Ｄのアクセスを要求しているプロセラｖ１０Ｖｒｃ関
連するレジスタブロック１６０においては不一致が強制
でれるが、他のレジスタブロック１７０．１８０、およ
び１９０においては、プロセッサ２０．３０および４０
が主記憶装置１００のアクセスを要求していないので（
線２１．３１および４１がオフ）比較結果は有効である
。こうして主記憶装置１００のアクセスを要求している
プロセッサは、ＭＳサイクルが許可σれるｉ、＋　Ｍ　
Ｓ　”ｊイクル許可信号を使用して、主記憶装置１０口
のアクセスを要求しているプロセッサに関連するレジス
タブロックのレジスタの１つに、主記憶装置アドレスの
ページ部分をロードする。この場合のアクセス要求は命
令取出しのためのアクセス要求ではない（） レジスタブロック１６０のＡＮＤ回路２１６．２１７．
２１８、および２１９はＭＳ要求信号によって条件づけ
られるが、今度はインバータ２２０を介して命令取出し
信号によって禁止てれることはない。ＡＮＤ回路２１６
．２１７．２１８、および２１９のうちの１つが条件づ
けられて、レジスタ選択バス２１５を介して所望の選択
がされると、ＡＮＤ回路２１６．２１７．２１８、およ
び２１９のうちの１つは、関連するＡＮＤ回路２２１．
２２２．２２３、または２２４を条件づける信号を送り
、σらに関連する有効レジスクラッチ２０２．２０４．
２０６、または２０８をセットする。条件づけられたＡ
ＮＤ回路に関連するレジスタは主記憶装置１０００ペー
ジアドレスを受は取る。有効レジスクラッチがセラ）−
Ｊれていると、関連するプロセッサが主記憶装置１００
のアクセスを要求していなければ、ページアドレスの比
較が行なわれる。しかしながらプロセンｖ１０が命令を
実行している間にプロセンｖ２０．６０、および４０の
うちの１つのプロセッサが、レジスタ２０１．２０３．
２０５、および２０７のうちの１つのレジスタに記憶で
れているアドレスと同じアドレスの使用を要求した場合
は、アドレスの一致が生じて、セラトチれている有効レ
ジスクラッチに関連したＡＮＤ回陥２２６．２２７．２
２８、または２２９がアドレス一致信号を送シ、この信
号がＯＲ回路２４０（第６図）を通ってＭＳ要求拒否を
示す。

ＭＳ要求拒否信号は、例えばプロセンｖ１０が既に開始
した命令の実行を完了していない場合に・のみ生成てれ
る。命令の実行を終ると、セットされている全ての有効
レジスタラッテ２０２．２０４．２０６、および２０８
に対して、プｏ　セラ”ｊｌｏは有効レジスタラッチリ
セット信号を線１２に送る。レジスタ２０１．２０３．
２０５、および２０７のうちの１つのレジスタにアドレ
スがあってアドレヌ一致が起ったとしても、このアドレ
ス一致は有効とはならない。何故なら有効レジスクラッ
チ２０２．２０４．２０６、および２０８は全てリセラ
トテれており、それに関連するどのＡＮＤ回路（ＡＮＤ
回路２２６，２２７．２２８、および２２９）も条件づ
けられていないからである。以上のようにしてアドレス
一致が無視でれる。従って１つの命令サイクルの間にの
み、例えばプロセッサ１０によって保持てれるロックは
その後解除σれて、その結果プロセッサ１０がすでにア
クセスを終えた同じ記憶場所を、別のプロセラ′＋ｊ（
例えばプロセッサ２０）がアクセスできる１、またアク
セスｖ１０が命令を実行している間は、例えばプロセラ
＋！７２［］Ｋとっては、プロ七ツサ１［）Ｋよってす
でにアクセスされた記憶場所以外の記憶場所のアクセス
は可能である。

【図面の簡単な説明】

第１図は本発明を利用するマルチプロセラヶコンピュー
タシステムを表わすブロック図、第２図はデッドロック
を回避し解除するための論理を表わす流れ図、第６図は
主記憶装置と各々のレジスタブロックとの関係を表わす
ブロック図、第４図は第６図のレジスタブロックのうち
の１つを詳細に表わすブロック図である。

Claims (1)

1. 【特許請求の範囲】 少なくとも２台のプロセッサが、複数個のページを有す
   る記憶装置を共有するマルチプロセッサコンピュータシ
   ステムにおいて、 プロセツｖｖｃ対して記憶装置のアクセスが許可された
   ときに、アクセスでれたページのアドレスを記憶するレ
   ジスタと、 前記記憶装置へのアクセス要求に係るページのアドレス
   と、前記レジスタに記憶でれているアドレスとを比較す
   る比較器と、 該比較器においてアドレス一致が検出でれた場合はアク
   セス要求を拒否する拒否信号を発生し、アドレス不一致
   が検出された場合はアクセス要求を許可する許可信号を
   発生する信号発生手段とを具備する直列化装置。