JPH03217915A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路技術さらにはＭＯＳ集積回路に
おける電源電圧変換回路に適用して特に有効な技術に関
し、例えば外部電源電圧よりも低い電圧で内部回路を動
作させる場合に利用して有効な技術に関する。

［従来の技術］ 現在、半導体集積回路のプロセス技術は、１μｍプロセ
スからサブミクロン（０．５μｍ）プロセスへ移行しつ
つあり、今後益々半導体デバイスの微細化が進むと予想
される。

ところで、ＭＯＳＦＥＴを有するＬＳＩにおいては、素
子の微細化が進むと、従来のＬＳＩと同一電源電圧（５
ｖ）のままでは、スケーリング則に反してＭＯＳＦＥＴ
に高い電圧が印加されることとになるため、短チャンネ
ル効果やホットキャリアの増大、ゲート絶縁膜の耐圧低
下等の多くの問題が生じる。従って、サブミクロンプロ
セスのデバイスでは、５Ｖの電源電圧の使用が困難とな
ってきた。しかるに、複数のＬＳＩからなるシステムで
は、異なる電源電圧のＬＳＩを組合せて使用するとコス
ト高を招くため、できるだけ単一電源で使用できるのが
望まれる。そこでＭＯＳＦＥＴの信頼性を保証するため
、ＬＳＩ内部に電源電圧変換回路を設け、メモリアレイ
部は外部電源電圧を内で部降圧した３．３ｖのような低
電圧で駆動するようにしたメモリが提案されている（日
経ＢＰ社発行、「日経マイクロデバイスＪ　１９８９年
３月号、第６４頁〜第６７頁参照）。

［発明が解決しようとする課題］ 一般にＭＯＳＬＳＩにおいては、回路動作静止時に論理
回路や記憶回路に流れるスタンバイ電流はほぼゼロにな
る。そのため、スタンバイ電流の測定によって、ビンホ
ールや金属層のエッチ残り等に起因する微小リーク電流
を発見することができ、当初は正常に動作していても、
使用中にビンホールやエッチ残りのある部位で短絡が発
生して不良に至る可能性の高い製品を判別したり、欠陥
品の不良解析を行うことができる。

しかるに、従来の電源電圧変換回路を内蔵したＬＳＩに
あっては、電源電圧変換回路が直流電流バスを有してい
るため、スタンバイ電流の測定ができない。そのため、
スタンバイ電流の測定による製品検査や不良解析を効率
良く行うことができないという問題点があることを見出
した。

本発明の巨的は、外部電源電圧を降圧する電源電圧変換
回路を内部に有するＬＳＩにおいて、スタンバイ電流の
測定による製品検査や不良解析を容易に行えるようにす
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＬＳＩに内蔵される電源電圧変換回路内の直
流電流バス上に、外部からの制御信号によってオン・オ
フ制御可能なスイッチＭＯＳＦＥＴを設けるようにする
ものである。

［作用］ 上記した手段によれば、検査時には外部から制御信号に
よって電源電圧変換回路内の直流電流バス上のＭＯＳＦ
ＥＴをオフさせることで電源電圧変換回路の電流をカッ
トして、動作静止時に内部の論理回路や記憶回路に流れ
るスタンバイ電流を測定できるようにし、もってＬＳＩ
の検査効率を高め不良解析を容易にするという上記目的
を達成することができる。

［実施例］ 第１図は、半導体基板としてＰ型シリコン基板を使用す
る場合の電源電圧変換回路の一実施例が示されている。

同図において、ｌは基準電圧発生回路、２は差動増幅回
路を使用したインピーダンス変換回路である。Ｐ型シリ
コン基板を使用した場合、微細化された内部回路用ＭＯ
　Ｓ　Ｆ　ＥＴのうちＰチャンネルＭＯ　Ｓ　Ｆ　ＥＴ
はＮウェル領域上に形成され、このＮウエル領域には耐
圧を保証するため外部電源電圧５ｖよりも低い３．３ｖ
のような内部電圧■ｉｎｔが印加されることになる。

そこで、この実施例では、電源電圧変換回路を直列接続
されたＰチャンネルＭＯＳＦＥＴ　　Ｍｌ，Ｍ２で構成
し、そのオン抵抗の比で電源電圧ＶｃＣを分圧して基準
電圧を発生させるとともに、上記ＭＯＳＦＥＴ　　Ｍｌ
，Ｍ２およびインピーダンス変換回路２を構成するＰチ
ャンネルＭＯＳＦＥＴ　　Ｍｌｌ，Ｍ１２，Ｍ１４は内
部回路のＰチャンネルＭＯＳＦＥＴが形成されているＮ
ウェルとは分離されたＮウェル上に形成してウェル間の
分離を確実にしている。

そして、電源電圧変換回路１内の直流電流バスを外部か
らの信号によって切断できるようにするため、電源電圧
変換回路１内にＶＣＣ側のＭＯＳＦＥＴ　　Ｍｌと並列
に、直列形態のＰチャンネルＭＯＳＦＥＴ　　Ｍ３とＮ
チャンネルＭＯ　Ｓ　Ｆ　ＥＴＭ４を接続するとともに
、Ｍ３とＭ４の接続ノードに抵抗分圧用のＭＯＳＦＥＴ
　　Ｍｌのゲート端子を接続し、ＭＯＳＦＥＴ　　Ｍ３
，〜１４のゲート端子に外部からのテストモード信号Ｔ
ＥＳＴをインバータ３で反転した信号を印加してオン・
オフ制御するようになっている。一方、ＭＯＳＦＥＴ　
　Ｍ２はゲート・ドレイン間が短絡されることにより常
時オン状態とされている。

これによって、テストモード信号ＴＥＳＴがロウレベル
にされている通常モード時には、ＭＯＳＦＥＴ　　Ｍ３
がオフ、Ｍ４がオンされることで、直流電流バス上のＰ
チャンネルＭＯＳＦＥＴ　　Ｍｌをオンさせ、ＭＯＳＦ
ＥＴ　　ＭｌとＭ２のオン抵抗の比でＶｃｃを分割した
ノードｎ１の電圧を基準電圧Ｖｒｅ　ｆとしてインピー
ダンス変換回路の入力差動トランジスタＭｌ４のゲート
に供給するようにされている。この実施例では、この基
準電圧Ｖｒｅｆが３．３ｖとなるようにＭＯＳＦＥＴ　
　Ｍｌ，Ｍ２の定数を設定してある。

テストモード信号ＴＥＳＴがハイレベルにされたテスト
モード時にはＭＯＳＦＥＴ　　Ｍ３がオン、Ｍ４がオフ
されることで、Ｍ１のゲート電圧がＶＣＣとなってＭｌ
がオフされ、基準電圧発生回路ｌ内の直流電流バスがカ
ットされる。

さらに、差動増幅段のバイアストランジスタＭ１５もテ
ストモード信号ＴＥＳＴをインバータで反転した信号で
制御するとともに、ソースフォロワ形呂力ＭＯＳＦＥＴ
　　Ｍｌ６のゲート端子と接地点との間にＮチャンネル
ＭＯＳＦＥＴ　　Ｍ１７を接続し、テストモード信号Ｔ
ＥＳＴでオン・オフ制御するようになっている。また、
差動増幅段の出力ノードｎ２と上記出力ＭＯＳＦＥＴ　
　Ｍｌ６との間にトランスミッションゲートＴＧが接続
され、テストモード信号ＴＥＳＴとその反転信号で制御
するようになっている。

これによって、テストモード信号ＴＥＳＴがロウレベル
のときはＭＯＳＦＥＴ　　Ｍ１５がオン、Ｍ１７がオフ
、トランスミッションゲートＴＧが導通され、通常の増
幅器として動作し、基準電圧Ｖｒｅｆと同一レベルの電
圧Ｖｉｎｔを内部回路に供給する。一方、テストモード
信号ＴＥＳＴがハイレベルのときはＭＯＳＦＥＴ　　Ｍ
１５がオフされるため、差動増幅段の直流電流バスがカ
ットされるとともに、ＭＯＳＦＥＴ　　’Ｍｌ７がオン
されるため、呂力ＭＯＳＦＥＴ　　Ｍｌ６が強くオンさ
れ、外部電源電圧Ｖｃｃが内部回路に供給されるように
なる。この場合、テストモード時には外部電圧Ｖｃｃは
３．３ｖに設定する。また第２図に示すように、テスト
モード時にのみ使用するＶｃｃ’端子ヲ設けておいてＭ
ｏＳＦＥＴ　Ｍ１６のドレイン端子に接続し、またテス
トモード時にＭ１６をオフするようにしておけば、テス
トモード時にはＶｃｃ’端子を用いて内部回路に３ｖの
ような低電源電圧を供給することができ、また非テスト
モード時に内部電源電圧を外部から測定・チェックでき
る。

なお、出力端子ｎ３に接続された容量Ｃｏは発振を防止
し、出力電圧を安定させるためのものである。出力端子
ｎ３から入力差動ＭＯＳＦＥＴＭｌ　４と対をなすＭＯ
ＳＦＥＴ　　Ｍ１３へのフィードバック経路Ｆが設けら
れており、内部回路の動作電流が増加すると出力ＭＯＳ
ＦＥＴ　　Ｍ１６の抵抗を下げるようにノードｎ２のレ
ベルが上昇し、内部回路の動作電流が減少するとＭＯＳ
ＦＥＴ　〜１１６の抵抗を上げるようにノードｎ，のレ
ベルが降下し、Ｖｉｎｔを一定に保つ作用をなす。

第３図はｎ型シリコン基板を用いた場合の電源電圧変換
回路の一実施例を示す。

この実施例では、内部回路を構成するＮチャンネルＭＯ
ＳＦＥＴのＰウェル領域と分離されたＰウェル領域に形
成された直列形態のＮチャンネルＭＯＳＦＥＴ　　Ｍｌ
’，Ｍ２″によって基準電圧発生回路ｌが構成されてい
る。また、ＭＯＳＦＥＴ　　Ｍ２’，と並列に直列形態
のＭＯＳＦＥＴ　　Ｍ３’　，Ｍ４″が接続され、この
ＭＯＳＦＥＴ　　Ｍ３’　，Ｍ４’　　をテストモード
信号ＴＳＥＴによって制御することで、通常モード時は
ＭＯ　Ｓ　Ｆ　ＥＴＭ２’　をオンさせてＭ３’　　と
のオン抵抗比でＶＣＣを分割した１．７ｖのような基準
電圧Ｖｒｅｆを発生する。一方、テストモード時にはＭ
ＯＳＦＥＴ　　Ｍ２’　　をオフさせて、基準電圧発生
回路１内の直流電流バスをカットするように構成されて
いる。　インピーダンス変換回路２は、出力ＭＯＳＦＥ
Ｔ　　Ｍ１６’　がＮチャンネルＭＯＳＦＥＴで構成さ
れ、そのソース端子が接地点に接続されている。また、
出力ＭＯＳＦＥＴ　　Ｍ１６’のゲート端子と電源電圧
Ｖｃｃとの間にテストモード信号ＴＳＥＴによってオン
・オフされるスイッチＭＯＳＦＥＴ　　Ｍ１７’　が接
続されている。

これによって、インピーダンス変換回路２は、通常モー
ド時にはＭＯＳＦＥＴ　　Ｍｌ５がオンされ、Ｍ１７が
オフされることで基準電圧Ｖｒｅｆに対応した１，７Ｖ
のような電圧を接地電位として内部回路に供給する。一
方、テストモード時にはＭＯＳＦＥＴ　　Ｍ１５がオフ
されて差動増幅段の直流電流バスをカットするとともに
、ＭＯＳＦＥＴ　　Ｍ１７’　が゛オンされて出力ＭＯ
ＳＦＥＴＭ１６′　を強くオンさせ、外部の接地電位（
Ｏｖ）を内部回路に供給するようになる。入力差動ＭＯ
ＳＦＥＴ　　Ｍ１３のゲート端子へのフィードバック信
号はノードｎ２から直接与えられるようにされている。

なお、第１図の実施例では、テストモード時に出力ＭＯ
ＳＦＥＴ　　Ｍｌ６を強いオン状態にさせるために接地
点に接続されたＭＯＳＦＥＴ　　Ｍｌ７をオンさせるよ
うにしているので、差動増幅段の負荷ＭＯＳＦＥＴ　　
Ｍ１２を介して流れ込む貫通電流をなくすためトランス
ミッションゲートＴＧを必ず設ける必要があるが、第２
図の実施例ではＭＯＳＦＥＴ　　Ｍ１６″　をオンさせ
ても差動増幅段のＭＯＳＦＥＴ　　Ｍｌ５がオフされ貫
通電流の流れる経路がないので、トランスミッションゲ
−トＴＧを省略することができる。

第４図には本発明をＢｉ−ＣＭＯＳ論理ＬＳＩに適用し
た場合の電源電圧変換回路の一実施例が示されている。

第４図において、１ａは３個のダイオードＤｌ，Ｄ２，
Ｄ３とバイボーラトランジスタＴＩが直列形態で接続さ
れてなる基準電圧発生回路、２ｌは基準電圧発生回路１
ａにより発生された基準電圧Ｖｒｅｆによって駆動され
、電源電圧■ｃｃを所定のレベルだけ降圧した電圧Ｖｉ
ｎｔを発生する出力部、２２は出力電圧Ｖｉｎｔを監視
して上記基準電圧発生回路ｌａ内のトランジスタＴ１に
フィードバックをかけるフィードバック回路である。

出力部２ｌは基準電圧Ｖｒｅｆを受けるＭＯＳＭ２０と
そのドレイン電圧で駆動されるダーリントン接続のバイ
ボーラトランジスタＴ２，Ｔ３とにより構成されている
。

フィードバック回路２２は出力端子ｎ，，にソース端子
が接続された一対のカレントミラー接続のＰ型ＭＯＳＦ
ＥＴ　　Ｍ３１．，Ｍ３２と、それらのドレイン端子と
接地点の間に接続されたトランジスタＴ４，Ｔ５とから
なる。

この実施例では、基準電圧発生回路ｌａ内のダイオード
列Ｄ１〜Ｄ３と直列にＮ型ＭＯ　Ｓ　Ｆ　ＥＴＭ２１を
設けて、テストモード時にＴＥＳＴ信号をインバータ３
で反転した信号によってＭＯＳＦＥＴ　　Ｍ２１をオフ
させて、基準電圧発生回路１ａの直流電流バスをカット
できるようになっている。

また、基＄電圧発生回路１ａで発往された基準電圧Ｖｒ
ｅｆを出力部２１のＭＯＳＦＥＴ　　Ｍ２０へ伝える経
路の途中にＮ型ＭＯＳＦＥＴ　　Ｍ２２が設けられてお
り、テストモード時にはＴＥＳＴ信号の反転信号でＭＯ
ＳＦＥＴ　　Ｍ２２をオフさせて基準電圧発生回路１ａ
に基準電圧Ｖｒｅｆを伝えないようにするとともに、Ｍ
ＯＳＦＥＴＭ２３をオンさせてＭＯＳＦＥＴ　　Ｍ２０
のゲートにＶｒｅｆＯ代わりに接地電位を印加させるよ
うになっている。これによってＭＯＳＦＥＴ　　Ｍ２０
は通常モード時よりも強くオンされて、トランジ．スタ
Ｔ２，Ｔ３を十分にオンさせ、電源電圧Ｖｃｃを内部回
路へ供給するように働く。

さらに、この実施例では、出力電圧Ｖｉｎｔを監視する
フィードバック回路２２内のカレントミラー接続のＭＯ
−ＳＦＥＴ　　Ｍ３１，Ｍ３２のゲート端子と電源電圧
端子Ｖｃｃとの間にＰ型ＭＯＳＦＥＴ　　Ｍ２４が、ま
たＭＯＳＦＥＴ　　Ｍ３１，Ｍ３２の共通ゲート端子と
Ｍ３１のドレイン端子との間にＮ型ＭＯＳＦＥＴ　　Ｍ
２５がそれぞれ接続されている。ＭＯＳＦＥＴ　　Ｍ２
４とＭ２５はＴＥＳＴ信号の反転信号によって相補的に
オン・オフされるように構成されており、テストモード
時にはＭＯＳＦＥＴ　　Ｍ２４をオン、Ｍ２５をオフさ
せて、ＭＯＳＦＥＴ　　Ｍ３１，Ｍ３２のゲートにＭ３
１のドレイン電圧の代わりにｖｃｃを印加させることで
それらをオフさせる。これによって、フィードバック回
路２２内の直流電流バスがカットされる。

以上説明したように上記実施例は電源電圧変換回路内の
直流電流バス上に、外部からの制御信号によってオン・
オフ制御可能なスイッチＭＯＳＦＥＴを設けるようにし
たので、検査時には外部から制御信号によって電源電圧
変換回路内の直流電流バス上のＭＯＳＦＥＴをオフさせ
ることで、電源電圧変換回路め電流をカットできるため
、動作静止時に内部の論理回路や記憶回路に流れるスタ
ンバイ電流を測定できるようになり、その結果ＬＳＩの
検査効率が向上し、不良解析が容易になるという効果が
ある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではテ
ストモード時にも電源電圧変換回路を介して内部回路へ
電源電圧を供給するようにしているが、電源電圧変換回
路からではなく、通常モードでは使用しない別の電源電
圧端子から内部回路へテストモード時の電源電圧を供給
するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳ　　ＬＳ．
ＩまたはＢｉ−ＣＭＯＳ　　ＬＳＩＧ：おける電源電圧
変換回路に適用したものについて説明したが、この発明
はこれに限定されるものでなく半導体集積回路一般に利
用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、内部に外部電源電圧を降圧する電源電圧変換
回路を有するＬＳＩにおいて、スタンバイ電流の測定に
よる製品検査や不良解析を容易に行えるようになる。

【図面の簡単な説明】

第１図は本発明をＰ型シリコンを基板とするＣＭＯＳ　
　ＬＳＩの電源電圧変換回路に適用した場合の一実施例
を示す回路図、 第２図は第１図の実施例の変形例を示す回路図、第３図
は本発明をｎ型シリコンを基板とするＣＭＯＳ　　ＬＳ
Ｉの電源電圧変換回路に適用した場合の一実施例を示す
回路図、 第４図は本発明をＢｉ−ＣＭＯＳ　　ＬＳＴの電源電圧
変換回路に適用した場合の一実施例を示す回路図である
。 １，１ａ・・・基準電圧発生回路、２・・・・インピー
ダンス変換回路、２ｌ・・・・呂力部、２２・・・・フ
ィードバック回路・ 第 ３ 図 ３ ２ 第 ４ 図

Claims (1)

1. 【特許請求の範囲】 １、外部から供給される電源電圧を降圧して内部論理回
   路に供給する電源電圧変換回路を内蔵する半導体集積回
   路装置において、上記電源電圧変換回路内の直流電流バ
   ス上に、外部からの制御信号によってオン・オフ制御可
   能なスイッチ手段を設けるようにしたことを特徴とする
   半導体集積回路装置。 ２、上記電源電圧変換回路は基準電圧発生部とフィード
   バック系を有するインピーダンス変換部とにより構成さ
   れていることを特徴とする請求項１記載の半導体集積回
   路装置。 ３、外部電源電圧端子とは別個に、上記電源電圧変換回
   路の出力部が接続される電源電圧端子を備えていること
   を特徴とする請求項１または２記載の半導体集積回路装
   置。