JP2993413B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2993413B2 JP2993413B2 JP7311232A JP31123295A JP2993413B2 JP 2993413 B2 JP2993413 B2 JP 2993413B2 JP 7311232 A JP7311232 A JP 7311232A JP 31123295 A JP31123295 A JP 31123295A JP 2993413 B2 JP2993413 B2 JP 2993413B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＣＭＯＳＩＣにおけるラッチアップ防
止の技術に関るものである。
置に関し、特に、ＣＭＯＳＩＣにおけるラッチアップ防
止の技術に関るものである。
【０００２】
【従来の技術】一般にＣＭＯＳＩＣは、例えば携帯端末
用のような、低消費電力化が重要とされるＩＣに多用さ
れている。図４は、携帯端末機器のコントローラ部に使
用されるＣＭＯＳＩＣの、一例のブロック図である。図
４を参照して、このＣＭＯＳＩＣには、ＣＰＵ２，ＲＡ
Ｍ３およびＡ／Ｄコンバータ４が含まれている。尚、通
常、上記の回路の他に、例えばパラレルインタフェース
のような周辺回路も搭載されているが、図４には図示省
略されている。ここで、各回路は双方向データバス７で
接続され、回路間で相互にデータがやり取りされる。Ａ
／Ｄコンバータ４では、出力データバス９が双方向デー
タバス７に接続されている。
用のような、低消費電力化が重要とされるＩＣに多用さ
れている。図４は、携帯端末機器のコントローラ部に使
用されるＣＭＯＳＩＣの、一例のブロック図である。図
４を参照して、このＣＭＯＳＩＣには、ＣＰＵ２，ＲＡ
Ｍ３およびＡ／Ｄコンバータ４が含まれている。尚、通
常、上記の回路の他に、例えばパラレルインタフェース
のような周辺回路も搭載されているが、図４には図示省
略されている。ここで、各回路は双方向データバス７で
接続され、回路間で相互にデータがやり取りされる。Ａ
／Ｄコンバータ４では、出力データバス９が双方向デー
タバス７に接続されている。
【０００３】ところで、Ａ／Ｄコンバータ４はアナログ
回路を含んでおり、この回路に各種のバイアス電流が流
れることから他の回路ブロックよりも消費電力が大き
く、ＩＣ全体としての低消費電力化を妨げる一因となっ
ている。そこで、Ａ／Ｄコンバータ４を間欠的にしか使
用しない場合に、その不使用の期間にはＡ／Ｄコンバー
タへの電力供給を外部のスイッチ１０で遮断することに
よって消費電力を低減する技術が提唱されている。そし
てそのために、図４に示すＣＭＯＳＩＣにおいては、Ａ
／Ｄコンバータ４用の第２電源ライン６を他の回路用の
第１電源ライン５とは別にして、独立した電源端子３３
を設けている。
回路を含んでおり、この回路に各種のバイアス電流が流
れることから他の回路ブロックよりも消費電力が大き
く、ＩＣ全体としての低消費電力化を妨げる一因となっ
ている。そこで、Ａ／Ｄコンバータ４を間欠的にしか使
用しない場合に、その不使用の期間にはＡ／Ｄコンバー
タへの電力供給を外部のスイッチ１０で遮断することに
よって消費電力を低減する技術が提唱されている。そし
てそのために、図４に示すＣＭＯＳＩＣにおいては、Ａ
／Ｄコンバータ４用の第２電源ライン６を他の回路用の
第１電源ライン５とは別にして、独立した電源端子３３
を設けている。
【０００４】
【発明が解決しようとする課題】上述した従来のＣＭＯ
ＳＩＣにおいて、低消費電力化のためにＡ／Ｄコンバー
タ４に電力を供給する第２電源ライン６を接・断するに
際して、ＣＰＵ２又はＲＡＭ３によって双方向データバ
ス７上にハイレベルの信号（このハイレベル電圧は、第
１電源ライン５の電圧に相当する）が出力されていると
きにＡ／Ｄコンバータ４の電源電圧が立ち上ると、ラッ
チアップが生じることがある。以下に、その説明を行
う。
ＳＩＣにおいて、低消費電力化のためにＡ／Ｄコンバー
タ４に電力を供給する第２電源ライン６を接・断するに
際して、ＣＰＵ２又はＲＡＭ３によって双方向データバ
ス７上にハイレベルの信号（このハイレベル電圧は、第
１電源ライン５の電圧に相当する）が出力されていると
きにＡ／Ｄコンバータ４の電源電圧が立ち上ると、ラッ
チアップが生じることがある。以下に、その説明を行
う。
【０００５】図５は、上記のラッチアップ現象を説明す
るための、ＣＭＯＳＩＣの模式的断面図である。ｐ型基
板上に形成されたＣＭＯＳトランジスタの断面および電
気的接続を模式的に示す。図５を参照して、第２電源ラ
イン６は、ｐチャネル型ＭＯＳ型電界効果トランジスタ
（以後、ｐＭＯＳトランジスタと記す）１４のソース領
域２７に接続されている。双方向データバス７は、ｐＭ
ＯＳトランジスタ１４のドレイン領域２８とｎチャネル
型ＭＯＳ型電界効果トランジスタ（以後、ｎＭＯＳトラ
ンジスタと記す）１５のドレイン領域３２に接続されて
いる。ｎＭＯＳトランジスタ１５のソース領域３１は接
地されている。
るための、ＣＭＯＳＩＣの模式的断面図である。ｐ型基
板上に形成されたＣＭＯＳトランジスタの断面および電
気的接続を模式的に示す。図５を参照して、第２電源ラ
イン６は、ｐチャネル型ＭＯＳ型電界効果トランジスタ
（以後、ｐＭＯＳトランジスタと記す）１４のソース領
域２７に接続されている。双方向データバス７は、ｐＭ
ＯＳトランジスタ１４のドレイン領域２８とｎチャネル
型ＭＯＳ型電界効果トランジスタ（以後、ｎＭＯＳトラ
ンジスタと記す）１５のドレイン領域３２に接続されて
いる。ｎＭＯＳトランジスタ１５のソース領域３１は接
地されている。
【０００６】このように接続されたＣＭＯＳＩＣにおい
て、双方向データバス７にハイレベル電圧（＝第１電源
電圧ＶDD1 ）のみが印加されており、第２電源ライン６
ではスイッチ１０がオフ状態にあって、ｐＭＯＳトラン
ジスタ１４には未だ第２電源電圧が印加されていない状
態を考える。ｐＭＯＳトランジスタ１４のソース領域２
７，ｎウェル層２９，ｐ型基板３０及びｎＭＯＳトラン
ジスタ１５のソース領域３１によって、ｐｎｐｎサイリ
スタが形成されている。
て、双方向データバス７にハイレベル電圧（＝第１電源
電圧ＶDD1 ）のみが印加されており、第２電源ライン６
ではスイッチ１０がオフ状態にあって、ｐＭＯＳトラン
ジスタ１４には未だ第２電源電圧が印加されていない状
態を考える。ｐＭＯＳトランジスタ１４のソース領域２
７，ｎウェル層２９，ｐ型基板３０及びｎＭＯＳトラン
ジスタ１５のソース領域３１によって、ｐｎｐｎサイリ
スタが形成されている。
【０００７】この状態で、第２電源ライン６の電圧が立
ち上る。このとき、第２電源電圧をＶDD2 としてＶDD2
＜ＶDD1 −ＶF の領域では、上記のｐｎｐｎサイリスタ
が駆動されて第２電源ライン６から接地に向って電流が
流れ、ラッチアップ現象が起る。尚、上式のうちＶ
F は、ダイオードの順方向電圧である。
ち上る。このとき、第２電源電圧をＶDD2 としてＶDD2
＜ＶDD1 −ＶF の領域では、上記のｐｎｐｎサイリスタ
が駆動されて第２電源ライン６から接地に向って電流が
流れ、ラッチアップ現象が起る。尚、上式のうちＶ
F は、ダイオードの順方向電圧である。
【０００８】上述のラッチアップ現象を避けるために
は、双方向データバス７上の電圧を接地レベルに落して
から第２電源ライン６の電圧を立ち上る必要がある。し
かし、この対策では、第２電源電圧を立ち上る際にＣＰ
Ｕ２やＲＡＭ３の使用に制限が加わることになってしま
う。
は、双方向データバス７上の電圧を接地レベルに落して
から第２電源ライン６の電圧を立ち上る必要がある。し
かし、この対策では、第２電源電圧を立ち上る際にＣＰ
Ｕ２やＲＡＭ３の使用に制限が加わることになってしま
う。
【０００９】従って、本発明は、双方向データバスとイ
ンタフェースを持つ回路の電源ラインを、ラッチアップ
を起すことなく自在に接・断できるようにして、ＣＭＯ
ＳＩＣの消費電力を低減できるようにすることを目的と
するものである。
ンタフェースを持つ回路の電源ラインを、ラッチアップ
を起すことなく自在に接・断できるようにして、ＣＭＯ
ＳＩＣの消費電力を低減できるようにすることを目的と
するものである。
【００１０】本発明の半導体集積回路は、同一チップ上
に第１の電源線と第２の電源線とを備え、前記第１の電
源線から電力を供給される第１の回路と前記第２の電源
線から電力を供給される第２の回路とが双方向データバ
スで接続される構成の半導体集積回路装置において、前
記第１の電源線の電圧と前記第２の電源線の電圧との差
異がｐｎ接合ダイオードの順方向電圧以上であるか否か
を検知して、その検知結果を二値の信号に変換する検知
手段と、前記第２の回路と前記双方向データバスとの間
のデータバス中に設けられて、前記検知手段からの信号
に応じて、前記データバスを接続し又は切断するトラン
スファゲートとを設けたことを特徴としている。
に第１の電源線と第２の電源線とを備え、前記第１の電
源線から電力を供給される第１の回路と前記第２の電源
線から電力を供給される第２の回路とが双方向データバ
スで接続される構成の半導体集積回路装置において、前
記第１の電源線の電圧と前記第２の電源線の電圧との差
異がｐｎ接合ダイオードの順方向電圧以上であるか否か
を検知して、その検知結果を二値の信号に変換する検知
手段と、前記第２の回路と前記双方向データバスとの間
のデータバス中に設けられて、前記検知手段からの信号
に応じて、前記データバスを接続し又は切断するトラン
スファゲートとを設けたことを特徴としている。
【００１１】上記の信号授受遮断手段は、前記第１の電
源線の電圧と前記第２の電源線の電圧との差異がｐｎ接
合ダイオードの順方向電圧以上であるか否かを検知し
て、その検知結果を二値の信号に変換する検知手段と、
前記第２の回路と前記双方向データバスとの間のデータ
バス中に設けられて、前記検知手段からの信号に応じ
て、前記データバスを接続し又は切断するトランスファ
ゲートとを含んでなる。
源線の電圧と前記第２の電源線の電圧との差異がｐｎ接
合ダイオードの順方向電圧以上であるか否かを検知し
て、その検知結果を二値の信号に変換する検知手段と、
前記第２の回路と前記双方向データバスとの間のデータ
バス中に設けられて、前記検知手段からの信号に応じ
て、前記データバスを接続し又は切断するトランスファ
ゲートとを含んでなる。
【００１２】前記検知手段はこれを、アノード電極が前
記第１の電源線に接続されカソード電極が電流源を介し
て基準電位点に接続されたｐｎ接合ダイオードと、その
ｐｎ接合ダイオードのカソード電極の電圧と前記第２の
電源線の電圧とを比較する電圧比較器とで構成し、又、
前記トランスファゲートはこれを、ｐチャネル型ＭＯＳ
型電界効果トランジスタとｎチャネル型ＭＯＳ型電界効
果トランジスタの並列接続回路で構成することができ
る。そして、前記トランスファゲートを構成する二つの
ＭＯＳ型電界効果トランジスタのゲート電極に、前記電
圧比較器からの出力信号を互いに逆位相になるように、
入力する。
記第１の電源線に接続されカソード電極が電流源を介し
て基準電位点に接続されたｐｎ接合ダイオードと、その
ｐｎ接合ダイオードのカソード電極の電圧と前記第２の
電源線の電圧とを比較する電圧比較器とで構成し、又、
前記トランスファゲートはこれを、ｐチャネル型ＭＯＳ
型電界効果トランジスタとｎチャネル型ＭＯＳ型電界効
果トランジスタの並列接続回路で構成することができ
る。そして、前記トランスファゲートを構成する二つの
ＭＯＳ型電界効果トランジスタのゲート電極に、前記電
圧比較器からの出力信号を互いに逆位相になるように、
入力する。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態によるＣＭＯＳＩＣのブロック図である。図１を
参照して、本実施の形態のＣＭＯＳＩＣは、ＣＰＵ２，
ＲＡＭ３，Ａ／Ｄコンバータ４の各回路に加えて、分離
回路１１を備えている。Ａ／Ｄコンバータ４以外の回路
は第１電源ライン５から電力を供給され、双方向データ
バス７に直接接続されており、相互にデータがやり取り
される。Ａ／Ｄコンバータ４は第２電源ライン６から電
力を供給され、分離回路１１を介して双方向データバス
７に接続されている。
て、図面を参照して説明する。図１は、本発明の一実施
の形態によるＣＭＯＳＩＣのブロック図である。図１を
参照して、本実施の形態のＣＭＯＳＩＣは、ＣＰＵ２，
ＲＡＭ３，Ａ／Ｄコンバータ４の各回路に加えて、分離
回路１１を備えている。Ａ／Ｄコンバータ４以外の回路
は第１電源ライン５から電力を供給され、双方向データ
バス７に直接接続されており、相互にデータがやり取り
される。Ａ／Ｄコンバータ４は第２電源ライン６から電
力を供給され、分離回路１１を介して双方向データバス
７に接続されている。
【００１４】ここで、本実施の形態において、Ａ／Ｄコ
ンバータ４に電力を供給するための第２電源ライン６
は、他の回路用の第１電源ライン５とは別にされてお
り、独立した電源端子３３を持つ。尚、分離回路１１に
も第２電源ライン６が接続されているが、これは第２電
源ライン６の電圧を監視するためであり、分離回路１１
への電力は第１電源ライン５から供給されている。
ンバータ４に電力を供給するための第２電源ライン６
は、他の回路用の第１電源ライン５とは別にされてお
り、独立した電源端子３３を持つ。尚、分離回路１１に
も第２電源ライン６が接続されているが、これは第２電
源ライン６の電圧を監視するためであり、分離回路１１
への電力は第１電源ライン５から供給されている。
【００１５】図１において、消費電流低減のためにＡ／
Ｄコンバータ４を使用しない期間に外部スイッチ１０に
より第２電源ライン６を切断すると、分離回路１１が第
２電源ライン６の電圧低下を検知する。そして、ＶDD2
＜ＶDD1 −ＶF の領域では、Ａ／Ｄコンバータ４の出力
データバス９を双方向データバス７から分離する。次い
で第２電源ライン６が接続されたときも、ＶDD2 ＜Ｖ
DD1 −ＶF の間はＡ／Ｄコンバータ４の出力データバス
９は分離されている。従って、たとえ双方向データバス
７上にハイレベルの電圧が印加されていたとしても、ラ
ッチアップ現象が生じることはない。このように、本実
施の形態においては、ＣＰＵ２，ＲＡＭ３の使用に何ら
制限を加えることなしに、第２電源ライン６を接・断で
きる。
Ｄコンバータ４を使用しない期間に外部スイッチ１０に
より第２電源ライン６を切断すると、分離回路１１が第
２電源ライン６の電圧低下を検知する。そして、ＶDD2
＜ＶDD1 −ＶF の領域では、Ａ／Ｄコンバータ４の出力
データバス９を双方向データバス７から分離する。次い
で第２電源ライン６が接続されたときも、ＶDD2 ＜Ｖ
DD1 −ＶF の間はＡ／Ｄコンバータ４の出力データバス
９は分離されている。従って、たとえ双方向データバス
７上にハイレベルの電圧が印加されていたとしても、ラ
ッチアップ現象が生じることはない。このように、本実
施の形態においては、ＣＰＵ２，ＲＡＭ３の使用に何ら
制限を加えることなしに、第２電源ライン６を接・断で
きる。
【００１６】図２は、図１に示したブロック図中の分離
回路１１およびＡ／Ｄコンバータ４の出力部の、トラン
ジスタレベルの回路図である。図２を参照して、Ａ／Ｄ
コンバータ４は、トライステートバッファの出力段１６
を備えている。この出力段１６は、ｐＭＯＳトランジス
タ１４とｎＭＯＳトランジスタ１５とで構成されてお
り、第２電源ライン６に接続されている。
回路１１およびＡ／Ｄコンバータ４の出力部の、トラン
ジスタレベルの回路図である。図２を参照して、Ａ／Ｄ
コンバータ４は、トライステートバッファの出力段１６
を備えている。この出力段１６は、ｐＭＯＳトランジス
タ１４とｎＭＯＳトランジスタ１５とで構成されてお
り、第２電源ライン６に接続されている。
【００１７】分離回路１１は、トランスファゲート１７
と、電圧比較器２０とから構成されている。トランスフ
ァゲート１７は、ｐＭＯＳトランジスタ１８とｎＭＯＳ
トランジスタ１９との並列接続回路からなる。Ａ／Ｄコ
ンバータ４の出力段１６から双方向データバス７に至る
出力データバス９Ａ，９Ｂ中に挿入され、比較器２０の
出力信号によってオン・オフを制御されて、出力データ
バス９Ａ，９Ｂを双方向データバス７に接続し又はこれ
から切り離す。電圧比較器２０では、第１電源ライン５
と接地点との間にｐｎ接合ダイオード２１と電流源２２
とをこの順に直列に接続することにより、ダイオード２
１のカソード電極にＶDD1 −ＶF の電圧を生成し、この
電圧を比較器２０の反転入力端子に加えている。一方、
比較器２０の非反転入力端子には第２電源ライン６の電
圧を入力している。このようにすることにより、ＶDD2
＞ＶDD1 −ＶF の領域ではトランスファゲート１７がオ
ン状態となり、Ａ／Ｄコンバータ４の出力データバス９
Ａ，９Ｂは双方向データバス７に接続される。一方、Ｖ
DD2 ＜ＶDD1 −ＶF の領域では、トランスファゲート１
７はオフ状態となる。これにより、Ａ／Ｄコンバータ４
の出力データバス９Ａ，９Ｂは、双方向データバス７か
ら分離される。従って、たとえ双方向データバス７上に
ハイレベルの電圧が存在していたとしても、ラッチアッ
プを起すことはない。
と、電圧比較器２０とから構成されている。トランスフ
ァゲート１７は、ｐＭＯＳトランジスタ１８とｎＭＯＳ
トランジスタ１９との並列接続回路からなる。Ａ／Ｄコ
ンバータ４の出力段１６から双方向データバス７に至る
出力データバス９Ａ，９Ｂ中に挿入され、比較器２０の
出力信号によってオン・オフを制御されて、出力データ
バス９Ａ，９Ｂを双方向データバス７に接続し又はこれ
から切り離す。電圧比較器２０では、第１電源ライン５
と接地点との間にｐｎ接合ダイオード２１と電流源２２
とをこの順に直列に接続することにより、ダイオード２
１のカソード電極にＶDD1 −ＶF の電圧を生成し、この
電圧を比較器２０の反転入力端子に加えている。一方、
比較器２０の非反転入力端子には第２電源ライン６の電
圧を入力している。このようにすることにより、ＶDD2
＞ＶDD1 −ＶF の領域ではトランスファゲート１７がオ
ン状態となり、Ａ／Ｄコンバータ４の出力データバス９
Ａ，９Ｂは双方向データバス７に接続される。一方、Ｖ
DD2 ＜ＶDD1 −ＶF の領域では、トランスファゲート１
７はオフ状態となる。これにより、Ａ／Ｄコンバータ４
の出力データバス９Ａ，９Ｂは、双方向データバス７か
ら分離される。従って、たとえ双方向データバス７上に
ハイレベルの電圧が存在していたとしても、ラッチアッ
プを起すことはない。
【００１８】図３は、本発明の他の実施の形態におけ
る、Ａ／Ｄコンバータ２４及び分離回路１１の部分の回
路図である。図３を参照して、本実施の形態のＡ／Ｄコ
ンバータ２４は、トライステートバッファ出力段１６と
入力バッファ２６とを備えており、双方向データバス９
Ａ，９Ｂにより双方向データバス７とデータをやり取り
する。このような構成においても、分離回路１１が第１
の実施の形態におけると同様に作用するので、ラッチア
ップを起すことなく第２電源ライン６を接・断できる。
る、Ａ／Ｄコンバータ２４及び分離回路１１の部分の回
路図である。図３を参照して、本実施の形態のＡ／Ｄコ
ンバータ２４は、トライステートバッファ出力段１６と
入力バッファ２６とを備えており、双方向データバス９
Ａ，９Ｂにより双方向データバス７とデータをやり取り
する。このような構成においても、分離回路１１が第１
の実施の形態におけると同様に作用するので、ラッチア
ップを起すことなく第２電源ライン６を接・断できる。
【００１９】尚、これまでの実施の形態では、Ａ／Ｄコ
ンバータを用いた例について説明したが、本発明はこれ
に限られるものではない。使用しない期間に電源ライン
を切断する構成の他の回路を搭載するＣＭＯＳＩＣにお
いても、実施の形態におけると同様の効果を得ることが
できる。
ンバータを用いた例について説明したが、本発明はこれ
に限られるものではない。使用しない期間に電源ライン
を切断する構成の他の回路を搭載するＣＭＯＳＩＣにお
いても、実施の形態におけると同様の効果を得ることが
できる。
【００２０】
【発明の効果】以上説明したように、本発明は、同一チ
ップ上に第１の電源線と第２の電源線とを備え、第１の
電源線から電力を供給される第１の回路と第２の電源線
から電力を供給される第２の回路とが双方向データバス
で接続される構成の半導体集積回路装置に対し、第２の
回路と双方向データバスとの間のデータバス中に、第２
の電源線の電圧の低下を検出して第２の回路と双方向デ
ータバスとの間の信号の授受を遮断する手段を設けてい
る。これにより本発明によれば、ラッチアップを起すこ
となく、第２の電源ラインを自在に接・断し、消費電力
を低減できる。
ップ上に第１の電源線と第２の電源線とを備え、第１の
電源線から電力を供給される第１の回路と第２の電源線
から電力を供給される第２の回路とが双方向データバス
で接続される構成の半導体集積回路装置に対し、第２の
回路と双方向データバスとの間のデータバス中に、第２
の電源線の電圧の低下を検出して第２の回路と双方向デ
ータバスとの間の信号の授受を遮断する手段を設けてい
る。これにより本発明によれば、ラッチアップを起すこ
となく、第２の電源ラインを自在に接・断し、消費電力
を低減できる。
【図１】本発明の一実施の形態のブロック図である。
【図２】図１中の分離回路及びＡ／Ｄコンバータの出力
部の回路図である。
部の回路図である。
【図３】本発明の他の実施例における分離回路及びＡ／
Ｄコンバータの出力部の回路図である。
Ｄコンバータの出力部の回路図である。
【図４】従来のＣＭＯＳＩＣの一例のブロック図であ
る。
る。
【図５】ＣＭＯＳＩＣにおけるラッチアップ現象を説明
するための、ＣＭＯＳトランジスタの模式的断面図であ
る。
するための、ＣＭＯＳトランジスタの模式的断面図であ
る。
１ ＣＭＯＳＩＣ ２ ＣＰＵ ３ ＲＡＭ ４，２４ Ａ／Ｄコンバータ ５，６ 電源ライン ７ 双方向データバス ９，９Ａ，９Ｂ 出力データバス １０ スイッチ １１ 分離回路 １４，１８ ｐＭＯＳトランジスタ １５，１９ ｎＭＯＳトランジスタ １６ 出力バッファ １７ トランスファゲート ２０ 電圧比較器 ２１ ｐｎ接合ダイオード ２２ 電流源 ２６ 入力バッファ ２７，３１ ソース領域 ２８，３２ ドレイン領域 ２９ ｎウェル層 ３０ ｐ型基板 ３３ 電源端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/00 Ｈ０１Ｌ 27/08 ３２１Ｌ 19/003
Claims (2)
- 【請求項１】 同一チップ上に第１の電源線と第２の電
源線とを備え、前記第１の電源線から電力を供給される
第１の回路と前記第２の電源線から電力を供給される第
２の回路とが双方向データバスで接続される構成の半導
体集積回路装置において、 前記第１の電源線の電圧と前記第２の電源線の電圧との
差異がｐｎ接合ダイオードの順方向電圧以上であるか否
かを検知して、その検知結果を二値の信号に変換する検
知手段と、 前記第２の回路と前記双方向データバスとの間のデータ
バス中に設けられて、前記検知手段からの信号に応じ
て、前記データバスを接続し又は切断するトランスファ
ゲートとを設けたことを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記検知手段を、アノード電極が前記第１の電源線に接
続されカソード電極が電流源を介して基準電位点に接続
されたｐｎ接合ダイオードと、そのｐｎ接合ダイオード
のカソード電極の電圧と前記第２の電源線の電圧とを比
較する電圧比較器とで構成すると共に、前記トランスフ
ァゲートを、ｐチャネル型ＭＯＳ型電界効果トランジス
タとｎチャネル型ＭＯＳ型電界効果トランジスタの並列
接続回路で構成して、 前記トランスファゲートを構成する二つのＭＯＳ型電界
効果トランジスタのゲート電極に、前記電圧比較器から
の出力信号を、互いに逆位相になるように入力すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311232A JP2993413B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311232A JP2993413B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153804A JPH09153804A (ja) | 1997-06-10 |
| JP2993413B2 true JP2993413B2 (ja) | 1999-12-20 |
Family
ID=18014688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311232A Expired - Lifetime JP2993413B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体集積回路装置 |
Country Status (1)
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Families Citing this family (1)
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-
1995
- 1995-11-29 JP JP7311232A patent/JP2993413B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH09153804A (ja) | 1997-06-10 |
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