JPH04274504A - 電源降圧回路 - Google Patents
電源降圧回路Info
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- JPH04274504A JPH04274504A JP3077425A JP7742591A JPH04274504A JP H04274504 A JPH04274504 A JP H04274504A JP 3077425 A JP3077425 A JP 3077425A JP 7742591 A JP7742591 A JP 7742591A JP H04274504 A JPH04274504 A JP H04274504A
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- 238000010586 diagram Methods 0.000 description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電源降圧回路に関する。
【０００２】
【従来の技術】従来、ＦＥＴの短チャネル化に伴い、電
源電圧５ＶでのＦＥＴの信頼度の確保が難しくなってき
た。このため、電源電圧を降圧する電源降圧回路が半導
体集積回路に使用されていた。
源電圧５ＶでのＦＥＴの信頼度の確保が難しくなってき
た。このため、電源電圧を降圧する電源降圧回路が半導
体集積回路に使用されていた。
【０００３】図７に従来の電源降圧回路の一例を示す。
電源降圧回路６０２は基準電圧発生回路７１と、カレン
トミラー増幅回路７２と、降圧用トランジスタＱ７０７
と、からなる。
トミラー増幅回路７２と、降圧用トランジスタＱ７０７
と、からなる。
【０００４】基準電圧発生回路はｐチャンネル型ＦＥＴ
Ｑ７０１と、ｎ個のダイオードＤ７０１〜Ｄ７０ｎと、
を含む。Ｑ７０１のソースには外部電源Ｖｃｃが接続さ
れ、ゲートはＧＮＤに接地されている。よって、トラン
ジスタＱ７０１のドレインからｎ個のダイオードＤ７０
１〜Ｄ７０ｎに順方向の電流が流れる。各々のダイオー
ドの順方向電圧は略お０．７Ｖであり、これらのダイオ
ードの個数を５個とすると、略０．８×５＝４．０Ｖの
電圧がが基準電圧ＶｒｅｆとしてダイオードＤ７０１の
アノードに生じる。したがって、ほぼ一定の基準電圧が
基準電圧発生回路７１から出力される。
Ｑ７０１と、ｎ個のダイオードＤ７０１〜Ｄ７０ｎと、
を含む。Ｑ７０１のソースには外部電源Ｖｃｃが接続さ
れ、ゲートはＧＮＤに接地されている。よって、トラン
ジスタＱ７０１のドレインからｎ個のダイオードＤ７０
１〜Ｄ７０ｎに順方向の電流が流れる。各々のダイオー
ドの順方向電圧は略お０．７Ｖであり、これらのダイオ
ードの個数を５個とすると、略０．８×５＝４．０Ｖの
電圧がが基準電圧ＶｒｅｆとしてダイオードＤ７０１の
アノードに生じる。したがって、ほぼ一定の基準電圧が
基準電圧発生回路７１から出力される。
【０００５】この基準電圧Ｖｒｅｆはカレントミラー増
幅回路のトランジスタＱ７０３のゲートに入力される。 このカレントミラー増幅回路は、ｐチャンネル型ＦＥＴ
Ｑ７０５、Ｑ７０６と、ｎチャンネル型ＦＥＴＱ７０２
、Ｑ７０３、Ｑ７０４と、を含む。ｎ型トランジスタＱ
７０２のゲートは外部電源Ｖｃｃに接続され、ｎチャン
ネル型ＦＥＴＱ７０２のソース−ドレイン間に、略一定
の電流が流れる。トランジスタＱ７０４のゲートには降
圧された内部電源Ｖｉｎｔが入力され、この内部電源Ｖ
ｉｎｔが基準電圧Ｖｒｅｆよりも高くなると、トランジ
スタＱ７０４を流れる電流は増加し、逆にトランジスタ
Ｑ７０３を流れる電流は減少する。よって、トランジス
タＱ７０３のソースの電位は上昇し、降圧用トランジス
タＱ７０７のドレイン電圧、つまり内部電源Ｖｉｎｔの
電圧は降下する。一方、内部電圧Ｖｉｎｔが基準電圧Ｖ
ｒｅｆよりも低くなると、トランジスタＱ７０３のソー
スの電位は降下し、内部電源Ｖｉｎｔの電圧は上昇する
。したがって、内部電源Ｖｉｎｔの電圧は基準電圧Ｖｒ
ｅｆに等しくなるように保たれる。
幅回路のトランジスタＱ７０３のゲートに入力される。 このカレントミラー増幅回路は、ｐチャンネル型ＦＥＴ
Ｑ７０５、Ｑ７０６と、ｎチャンネル型ＦＥＴＱ７０２
、Ｑ７０３、Ｑ７０４と、を含む。ｎ型トランジスタＱ
７０２のゲートは外部電源Ｖｃｃに接続され、ｎチャン
ネル型ＦＥＴＱ７０２のソース−ドレイン間に、略一定
の電流が流れる。トランジスタＱ７０４のゲートには降
圧された内部電源Ｖｉｎｔが入力され、この内部電源Ｖ
ｉｎｔが基準電圧Ｖｒｅｆよりも高くなると、トランジ
スタＱ７０４を流れる電流は増加し、逆にトランジスタ
Ｑ７０３を流れる電流は減少する。よって、トランジス
タＱ７０３のソースの電位は上昇し、降圧用トランジス
タＱ７０７のドレイン電圧、つまり内部電源Ｖｉｎｔの
電圧は降下する。一方、内部電圧Ｖｉｎｔが基準電圧Ｖ
ｒｅｆよりも低くなると、トランジスタＱ７０３のソー
スの電位は降下し、内部電源Ｖｉｎｔの電圧は上昇する
。したがって、内部電源Ｖｉｎｔの電圧は基準電圧Ｖｒ
ｅｆに等しくなるように保たれる。
【０００６】図８は、上記の電源降圧回路における外部
電源Ｖｃｃと内部電源Ｖｉｎｔの電圧特性を示す。外部
電源Ｖｃｃの電圧が４．０Ｖを超えると内部電源Ｖｉｎ
ｔの電圧は４．０Ｖに電圧降下される。
電源Ｖｃｃと内部電源Ｖｉｎｔの電圧特性を示す。外部
電源Ｖｃｃの電圧が４．０Ｖを超えると内部電源Ｖｉｎ
ｔの電圧は４．０Ｖに電圧降下される。
【０００７】なお、基準電圧発生回路７１にて発生され
る基準電圧Ｖｒｅｆを内部電圧Ｖｉｎｔとして使用すれ
ば回路構成はより単純となるが、一般にこのような構成
は用いられない。この理由として、基準電圧発生回路７
１の消費電流はｐチャンネル型ＦＥＴ７０１のチャンネ
ル幅に比例し、基準電圧発生回路７１を直接降圧電源と
すると内部電源Ｖｉｎｔとして消費される電流を賄うた
めにｐチャンネルＦＥＴ７０１のチャンネル幅を増加さ
せなければならない。ところが、ｐチャンネルＦＥＴ７
０１の拡幅はダイオード列Ｄ７０１〜Ｄ７０ｎを通過す
る無効電流をも大幅に増加させることになる。この無効
電流の増加を防止するために、降圧トランジスタＱ７０
７を基準電圧発生回路７１とは別個に設けて無効電流を
内部電源Ｖｉｎｔの消費電流から分離したものである。
る基準電圧Ｖｒｅｆを内部電圧Ｖｉｎｔとして使用すれ
ば回路構成はより単純となるが、一般にこのような構成
は用いられない。この理由として、基準電圧発生回路７
１の消費電流はｐチャンネル型ＦＥＴ７０１のチャンネ
ル幅に比例し、基準電圧発生回路７１を直接降圧電源と
すると内部電源Ｖｉｎｔとして消費される電流を賄うた
めにｐチャンネルＦＥＴ７０１のチャンネル幅を増加さ
せなければならない。ところが、ｐチャンネルＦＥＴ７
０１の拡幅はダイオード列Ｄ７０１〜Ｄ７０ｎを通過す
る無効電流をも大幅に増加させることになる。この無効
電流の増加を防止するために、降圧トランジスタＱ７０
７を基準電圧発生回路７１とは別個に設けて無効電流を
内部電源Ｖｉｎｔの消費電流から分離したものである。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
電源降圧回路６０２において、内部電源Ｖｉｎｔの電圧
を外部電源Ｖｃｃの電圧に切り替える機能を有していな
かったので、メモリ回路６０３の検査時に電源降下回路
６０２からは外部電源Ｖｃｃより低い内部電源Ｖｉｎｔ
しか供給できず、メモリ回路６０３に外部電源Ｖｃｃを
供給しようとすると複雑な回路を付加しなければならな
いという問題があった。
電源降圧回路６０２において、内部電源Ｖｉｎｔの電圧
を外部電源Ｖｃｃの電圧に切り替える機能を有していな
かったので、メモリ回路６０３の検査時に電源降下回路
６０２からは外部電源Ｖｃｃより低い内部電源Ｖｉｎｔ
しか供給できず、メモリ回路６０３に外部電源Ｖｃｃを
供給しようとすると複雑な回路を付加しなければならな
いという問題があった。
【０００９】すなわち、半導体集積回路は拡散〜組立後
、電気的選別試験前に、バーンイン試験と呼ばれるエー
ジング試験が行われる。このバーイング試験は、例えば
、温度１２５℃、外部電源電圧７．０Ｖの条件にて行わ
れる。一方、外部電源Ｖｃｃの電圧は通常使用条件にお
いては、４．５Ｖ〜５．５Ｖである。この電圧範囲より
も高い電圧を外部電源Ｖｃｃとして印可する理由は、半
導体集積回路を構成するＦＥＴ等の素子へ加えられる電
圧ストレスを高くし、エージング効果を高めるためであ
る。
、電気的選別試験前に、バーンイン試験と呼ばれるエー
ジング試験が行われる。このバーイング試験は、例えば
、温度１２５℃、外部電源電圧７．０Ｖの条件にて行わ
れる。一方、外部電源Ｖｃｃの電圧は通常使用条件にお
いては、４．５Ｖ〜５．５Ｖである。この電圧範囲より
も高い電圧を外部電源Ｖｃｃとして印可する理由は、半
導体集積回路を構成するＦＥＴ等の素子へ加えられる電
圧ストレスを高くし、エージング効果を高めるためであ
る。
【００１０】しかしながら、図６示される従来の電源降
圧回路６０２を使用した半導体集積回路６０１において
は、外部電源Ｖｃｃが、通常使用される電圧よりも高く
なったとしても、内部電源Ｖｉｎｔは基準電圧Ｖｒｅｆ
を超えない。このため、半導体集積回路に電圧ストレス
を加えることによるエージング効果を得ることが困難で
あった。
圧回路６０２を使用した半導体集積回路６０１において
は、外部電源Ｖｃｃが、通常使用される電圧よりも高く
なったとしても、内部電源Ｖｉｎｔは基準電圧Ｖｒｅｆ
を超えない。このため、半導体集積回路に電圧ストレス
を加えることによるエージング効果を得ることが困難で
あった。
【００１１】
【発明の目的】そこで、本発明は、電源降圧回路におい
て、内部電源Ｖｉｎｔの電圧を外部電源Ｖｃｃの電圧に
切り替える機能を、簡単な回路構成にて実現するととも
に、上記切り替え動作を電源降圧回路の外部から動作を
切り替えるための制御方法も容易にする電源降圧回路を
供給することをその目的としている。
て、内部電源Ｖｉｎｔの電圧を外部電源Ｖｃｃの電圧に
切り替える機能を、簡単な回路構成にて実現するととも
に、上記切り替え動作を電源降圧回路の外部から動作を
切り替えるための制御方法も容易にする電源降圧回路を
供給することをその目的としている。
【００１２】また、本発明は、半導体集積回路において
、内部電源Ｖｉｎｔの電圧を基準電圧Ｖｒｅｆよりも高
くすることににより、半導体集積回路に電圧ストレスを
加え、エージング効果を得ることのできる電源降圧回路
を提供することをその目的としている。
、内部電源Ｖｉｎｔの電圧を基準電圧Ｖｒｅｆよりも高
くすることににより、半導体集積回路に電圧ストレスを
加え、エージング効果を得ることのできる電源降圧回路
を提供することをその目的としている。
【００１３】
【課題を解決するための手段】本発明に係る電源降圧回
路は、定電圧信号を発生させる基準電圧発生回路と、定
電圧信号を基準入力ノードに供給されるカレントミラー
増幅回路と、カレントミラー増幅回路の出力が供給され
変動電圧信号をカレントミラー回増幅路の変動入力ノー
ドに供給する降圧用トランジスタと、を有する電源降圧
回路において、制御信号み応答して上記カレントミラー
増幅回路を非活性化させる第１制御回路と、上記制御信
号に応答して上記降圧用トランジスタで発生する電圧降
下を略最小にさせる第２制御回路と、を有することを特
徴としている。
路は、定電圧信号を発生させる基準電圧発生回路と、定
電圧信号を基準入力ノードに供給されるカレントミラー
増幅回路と、カレントミラー増幅回路の出力が供給され
変動電圧信号をカレントミラー回増幅路の変動入力ノー
ドに供給する降圧用トランジスタと、を有する電源降圧
回路において、制御信号み応答して上記カレントミラー
増幅回路を非活性化させる第１制御回路と、上記制御信
号に応答して上記降圧用トランジスタで発生する電圧降
下を略最小にさせる第２制御回路と、を有することを特
徴としている。
【００１４】
【作用】本発明によれば、定電圧発生回路は定電圧信号
を発生させ、この定電圧信号はカレントミラ増幅回路の
基準入力ノードに供給される。カレントミラー増幅回路
が活性状態の時には、カレントミラー増幅回路の出力は
降圧用トランジスタに供給され、降圧用トランジスタの
相互コンダクタンスはその出力にしたがい変化し、降圧
用トランジスタの出力電圧も変化する。この出力電圧の
変化は変動電圧信号としてカレントミラー増幅回路の変
動入力ノードに供給される。したがって、カレントミラ
ー増幅回路と降圧用トランジスタはそれぞれの入出力で
他方を制御することになり、変動電圧信号は予め設定さ
れた電圧降下を発生させると共に、一定の変動範でのみ
変化する。
を発生させ、この定電圧信号はカレントミラ増幅回路の
基準入力ノードに供給される。カレントミラー増幅回路
が活性状態の時には、カレントミラー増幅回路の出力は
降圧用トランジスタに供給され、降圧用トランジスタの
相互コンダクタンスはその出力にしたがい変化し、降圧
用トランジスタの出力電圧も変化する。この出力電圧の
変化は変動電圧信号としてカレントミラー増幅回路の変
動入力ノードに供給される。したがって、カレントミラ
ー増幅回路と降圧用トランジスタはそれぞれの入出力で
他方を制御することになり、変動電圧信号は予め設定さ
れた電圧降下を発生させると共に、一定の変動範でのみ
変化する。
【００１５】次に、第１制御回路が制御信号に応答する
と、カレントミラー増幅回路は非活性化され、変動電圧
信号に応答しなくなる。第２制御回路が上記制御信号に
応答すると、上記降圧用トランジスタは電圧降下を略最
小にする。したがって、上記予め設定された電圧降下は
発生せず、電源降下回路は電源電圧に近い出力電圧を発
生する。
と、カレントミラー増幅回路は非活性化され、変動電圧
信号に応答しなくなる。第２制御回路が上記制御信号に
応答すると、上記降圧用トランジスタは電圧降下を略最
小にする。したがって、上記予め設定された電圧降下は
発生せず、電源降下回路は電源電圧に近い出力電圧を発
生する。
【００１６】
【実施例】本発明に係る電源降圧回路を、実施例実施例
を参照しながらい以下に説明する。
を参照しながらい以下に説明する。
【００１７】図１〜図６は本発明の一実施例を説明する
ためのものである。
ためのものである。
【００１８】図１は、本実施例の第１実施例に係る電源
降圧回路１０２を示す。この電源降圧回路１０２は，基
準電圧発生回路７１と、カレントミラ増幅回路７２と、
降圧用トランジスタＱ７０７と、第１制御回路と、第２
制御回路とを有する。
降圧回路１０２を示す。この電源降圧回路１０２は，基
準電圧発生回路７１と、カレントミラ増幅回路７２と、
降圧用トランジスタＱ７０７と、第１制御回路と、第２
制御回路とを有する。
【００１９】基準電圧発生回路７１と、カレントミラー
増幅回路７２と、降圧用トランジスタＱ７０７は前述し
た従来技術に係る電源降圧回路５０２におけるそれらと
同様であるので、詳細な説明は省略する。第１制御回路
はインバータ回路ＩＮＶ２１よりなり、この入力ノード
には制御信号ＴＥが入力され、出力ノードからは前記制
御信号ＴＥの反転信号ＩＴＥが出力され、トランジスタ
Ｑ７０１のゲートに入力される。第２制御回路は、ｎチ
ャンネル型ＦＥＴＱ２０１からなり、そのドレインとソ
ースはそれぞれ、ｐチャンネルＦＥＴＱ７０７のゲート
と、接地ノードＧＮＤに接続される。
増幅回路７２と、降圧用トランジスタＱ７０７は前述し
た従来技術に係る電源降圧回路５０２におけるそれらと
同様であるので、詳細な説明は省略する。第１制御回路
はインバータ回路ＩＮＶ２１よりなり、この入力ノード
には制御信号ＴＥが入力され、出力ノードからは前記制
御信号ＴＥの反転信号ＩＴＥが出力され、トランジスタ
Ｑ７０１のゲートに入力される。第２制御回路は、ｎチ
ャンネル型ＦＥＴＱ２０１からなり、そのドレインとソ
ースはそれぞれ、ｐチャンネルＦＥＴＱ７０７のゲート
と、接地ノードＧＮＤに接続される。
【００２０】次にこの電源降圧回路１０２の動作を説明
する。まず、制御信号が”Ｌ”レベルの場合には、イン
バータＩＮＶ２１の出力は”Ｈ”レベルとなり、ｎチャ
ンネル型ＦＥＴＱ７０２に電流が流れ、カレントミラー
増幅回路７２は活性化される。また、ｎチャンネル型Ｆ
ＥＴＱ２０１は制御信号ＴＥにより遮断される。したが
って、この電源降圧回路１０２の動作は従来の電源降圧
回路６０２に係る動作と同一となり、内部電源Ｖｉｎｔ
は基準電圧Ｖｒｅｆと略等しい電圧となるように制御さ
れる。
する。まず、制御信号が”Ｌ”レベルの場合には、イン
バータＩＮＶ２１の出力は”Ｈ”レベルとなり、ｎチャ
ンネル型ＦＥＴＱ７０２に電流が流れ、カレントミラー
増幅回路７２は活性化される。また、ｎチャンネル型Ｆ
ＥＴＱ２０１は制御信号ＴＥにより遮断される。したが
って、この電源降圧回路１０２の動作は従来の電源降圧
回路６０２に係る動作と同一となり、内部電源Ｖｉｎｔ
は基準電圧Ｖｒｅｆと略等しい電圧となるように制御さ
れる。
【００２１】一方、制御信号ＴＥが”Ｈ”レベルの場合
には、インバータＩＮＶ２１の出力は”Ｌ”レベルとな
り、ｎチャンネルＦＥＴＱ７０２を流れる電流は遮断さ
れ、カレントミラー増幅回路７２は非活性化される。ま
た、ｎチャンネル型ＦＥＴＱ２０１は制御信号ＴＥに応
答してＯＮ状態となり、節点２１は”Ｌ”レベルとなる
。したがって、降圧用トランジスタＱ７０７は、飽和領
域で動作するようになり、電圧降下が最小になるので、
内部電源Ｖｉｎｔの電圧は外部電源Ｖｃｃと略等しくな
る。
には、インバータＩＮＶ２１の出力は”Ｌ”レベルとな
り、ｎチャンネルＦＥＴＱ７０２を流れる電流は遮断さ
れ、カレントミラー増幅回路７２は非活性化される。ま
た、ｎチャンネル型ＦＥＴＱ２０１は制御信号ＴＥに応
答してＯＮ状態となり、節点２１は”Ｌ”レベルとなる
。したがって、降圧用トランジスタＱ７０７は、飽和領
域で動作するようになり、電圧降下が最小になるので、
内部電源Ｖｉｎｔの電圧は外部電源Ｖｃｃと略等しくな
る。
【００２２】図２は、上記の電源降圧回路における外部
電源Ｖｃｃと内部電源Ｖｉｎｔの電圧特性を示す。グラ
フ３０１は、制御信号ＴＥが”Ｌ”レベルにおける特性
を示し、このプロット３０１は、図８の特性と同様の特
性となる。プロット３０２は、制御信号が”Ｈ”レベル
における特性を示し、外部電源Ｖｃｃの電圧が４．０Ｖ
を超えた場合においても、内部電源Ｖｉｎｔの電圧は４
外部電源Ｖｃｃの電圧に略等しくなる。
電源Ｖｃｃと内部電源Ｖｉｎｔの電圧特性を示す。グラ
フ３０１は、制御信号ＴＥが”Ｌ”レベルにおける特性
を示し、このプロット３０１は、図８の特性と同様の特
性となる。プロット３０２は、制御信号が”Ｈ”レベル
における特性を示し、外部電源Ｖｃｃの電圧が４．０Ｖ
を超えた場合においても、内部電源Ｖｉｎｔの電圧は４
外部電源Ｖｃｃの電圧に略等しくなる。
【００２３】図３は、図１における電源降圧回路１０２
を用いた半導体メモリ集積回路１０１のブロックを示す
。制御信号ＴＥが”Ｌ”レベルの場合には、内部電源Ｖ
ｉｎｔの電圧は略４．０Ｖとなり、この電圧がメモリ回
路６０３に供給される。半導体メモリ集積回路１０１の
バーンイン試験時においては、制御信号ＴＥを”Ｈ”レ
ベルにする。内部電源Ｖｉｎｔの電圧は外部電源Ｖｃｃ
の電圧と略等しくなり、例えば、外部電源Ｖｃｃの電圧
を７．０Ｖとすると内部電源Ｖｉｎｔの電圧もまた略７
．０Ｖとなる。したがって、メモリ回路には内部電源７
．０Ｖが供給され、電圧ストレスによるエージング効果
が得られ、メモリセルの良、不良を出荷前に検査するこ
とができる。
を用いた半導体メモリ集積回路１０１のブロックを示す
。制御信号ＴＥが”Ｌ”レベルの場合には、内部電源Ｖ
ｉｎｔの電圧は略４．０Ｖとなり、この電圧がメモリ回
路６０３に供給される。半導体メモリ集積回路１０１の
バーンイン試験時においては、制御信号ＴＥを”Ｈ”レ
ベルにする。内部電源Ｖｉｎｔの電圧は外部電源Ｖｃｃ
の電圧と略等しくなり、例えば、外部電源Ｖｃｃの電圧
を７．０Ｖとすると内部電源Ｖｉｎｔの電圧もまた略７
．０Ｖとなる。したがって、メモリ回路には内部電源７
．０Ｖが供給され、電圧ストレスによるエージング効果
が得られ、メモリセルの良、不良を出荷前に検査するこ
とができる。
【００２４】図４は、本実施例の第２実施例に係る電源
降圧回路４０２を示す。制御信号ＮＣはダイオード５０
１のアノードに供給され、このカソード側はダイオード
Ｄ５０２のアノードに接続されている。ダイオードＤ５
０１のカソードはｐチャンネル型ＦＥＴＱ５０１のソー
スに接続されている。このｐチャンネル型ＦＥＴＱ５０
１のゲートは外部電源Ｖｃｃに、ドレインはｎチャンネ
ル型ＦＥＴＱ５０２のドレインに接続されている。ｎチ
ャンネル型ＦＥＴＱ５０２のゲートは外部電源Ｖｃｃに
、ソースはＧＮＤに接地されている。ｎチャンネル型Ｆ
ＥＴＱ５０２のドレインはインバータＩＮＶ５１の入力
端子に接続され、インバータＩＮＶ５１の出力端子はイ
ンバータＩＮＶ５２の入力端子に接続される。このイン
バータＩＮＶ５２の出力信号は、上記第１実施例に係る
電源降圧回路の制御信号ＴＥと同様に、インバータＩＮ
Ｖ２１の入力端子と、ｎチャンネル型ＦＥＴＱ２０１の
ゲートに供給される。
降圧回路４０２を示す。制御信号ＮＣはダイオード５０
１のアノードに供給され、このカソード側はダイオード
Ｄ５０２のアノードに接続されている。ダイオードＤ５
０１のカソードはｐチャンネル型ＦＥＴＱ５０１のソー
スに接続されている。このｐチャンネル型ＦＥＴＱ５０
１のゲートは外部電源Ｖｃｃに、ドレインはｎチャンネ
ル型ＦＥＴＱ５０２のドレインに接続されている。ｎチ
ャンネル型ＦＥＴＱ５０２のゲートは外部電源Ｖｃｃに
、ソースはＧＮＤに接地されている。ｎチャンネル型Ｆ
ＥＴＱ５０２のドレインはインバータＩＮＶ５１の入力
端子に接続され、インバータＩＮＶ５１の出力端子はイ
ンバータＩＮＶ５２の入力端子に接続される。このイン
バータＩＮＶ５２の出力信号は、上記第１実施例に係る
電源降圧回路の制御信号ＴＥと同様に、インバータＩＮ
Ｖ２１の入力端子と、ｎチャンネル型ＦＥＴＱ２０１の
ゲートに供給される。
【００２５】本実施例の場合、ダイオードＤ５０１、Ｄ
５０２の順方向ＯＮ電圧が略０．８Ｖであり、また、ｐ
チャンネルＦＥＴＱ５０１の閾値電圧が０．７Ｖである
。よって、節点５１における電圧がＶｃｃ＋０．７Ｖを
超えた場合、すなわち、制御信号ＮＣがＶｃｃ＋２．３
Ｖを超えた場合に、ｐチャンネル型ＦＥＴＱ５０１はＯ
Ｎとなる。ｎチャンネル型ＦＥＴＱ５０２のトランジス
タサイズをｎチャンネル型ＦＥＴのそれよりも大きくし
た場合に、ＦＥＴＱ５０１がＯＮになると節点５２にお
ける電圧は上昇し、ＦＥＴＱ５０２は遮断される。ｎチ
ャンネル型ＦＥＴＱ５０２の閾値も０．７Ｖとすると、
節点５２における電圧は略Ｖｃｃ＋０．７Ｖとなり、こ
の電圧はインバータＩＮＶ５１，ＩＮＶ５２によりＶｃ
ｃに等しい電圧に変換される。よって、インバータＩＮ
Ｖ５２の出力は”Ｈ”レベルとなり、インバータＩＮＶ
２１の出力は”Ｌ”レベルとなるので、カレントミラー
回路は非活性となり、降圧用トランジスタＱ２０１は上
記第１実施例の動作と同様に、内部電源Ｖｉｎｔの電圧
を外部電源Ｖｃｃの電圧と略等しくする。
５０２の順方向ＯＮ電圧が略０．８Ｖであり、また、ｐ
チャンネルＦＥＴＱ５０１の閾値電圧が０．７Ｖである
。よって、節点５１における電圧がＶｃｃ＋０．７Ｖを
超えた場合、すなわち、制御信号ＮＣがＶｃｃ＋２．３
Ｖを超えた場合に、ｐチャンネル型ＦＥＴＱ５０１はＯ
Ｎとなる。ｎチャンネル型ＦＥＴＱ５０２のトランジス
タサイズをｎチャンネル型ＦＥＴのそれよりも大きくし
た場合に、ＦＥＴＱ５０１がＯＮになると節点５２にお
ける電圧は上昇し、ＦＥＴＱ５０２は遮断される。ｎチ
ャンネル型ＦＥＴＱ５０２の閾値も０．７Ｖとすると、
節点５２における電圧は略Ｖｃｃ＋０．７Ｖとなり、こ
の電圧はインバータＩＮＶ５１，ＩＮＶ５２によりＶｃ
ｃに等しい電圧に変換される。よって、インバータＩＮ
Ｖ５２の出力は”Ｈ”レベルとなり、インバータＩＮＶ
２１の出力は”Ｌ”レベルとなるので、カレントミラー
回路は非活性となり、降圧用トランジスタＱ２０１は上
記第１実施例の動作と同様に、内部電源Ｖｉｎｔの電圧
を外部電源Ｖｃｃの電圧と略等しくする。
【００２６】節点５１における電圧がＶｃｃ＋０．７Ｖ
を超える場合、すなわち、制御信号がＶｃｃ＋２．３Ｖ
より低い場合には、ｐチャンネル型ＦＥＴＱ５０１はＯ
ＦＦとなる。ＦＥＴＱ５０１がＯＦＦになると節点５２
における電圧は、降下し、ＦＥＴＱ５０２はＯＮとなる
。節点５２における電圧は略ＧＮＤに等しい値となると
、制御信号ＴＥは”Ｌ”レベルとなり、上記第１実施例
に係る電源降圧回路１０２の動作と同様に、内部電源Ｖ
ｉｎｔの電圧は基準電圧Ｖｒｅｆと略等しくなる。
を超える場合、すなわち、制御信号がＶｃｃ＋２．３Ｖ
より低い場合には、ｐチャンネル型ＦＥＴＱ５０１はＯ
ＦＦとなる。ＦＥＴＱ５０１がＯＦＦになると節点５２
における電圧は、降下し、ＦＥＴＱ５０２はＯＮとなる
。節点５２における電圧は略ＧＮＤに等しい値となると
、制御信号ＴＥは”Ｌ”レベルとなり、上記第１実施例
に係る電源降圧回路１０２の動作と同様に、内部電源Ｖ
ｉｎｔの電圧は基準電圧Ｖｒｅｆと略等しくなる。
【００２７】図５は、図４における電源降圧回路１０２
を用いた半導体メモリ集積回路４０１のブロックを示す
。制御信号ＮＣが”Ｌ”レベルの場合には、内部電源Ｖ
ｉｎｔの電圧は略４．０Ｖとなり、この電圧がメモリ回
路６０３に供給される。半導体メモリ集積回路４０１の
バーンイン試験時においては、制御信号ＮＣにＶｃｃ＋
２．３Ｖを超える電圧を印加する。、内部電源Ｖｉｎｔ
の電圧は外部電源Ｖｃｃの電圧と略等しくなり、例えば
、外部電源Ｖｃｃの電圧を７．０Ｖとすると内部電源Ｖ
ｉｎｔの電圧もまた７．０Ｖとなる。したがって、メモ
リ回路には内部電源７．０Ｖが供給され、電圧ストレス
におけるエージング降下が得られる。この半導体メモリ
集積回路４０１の通常使用状態においては、制御信号Ｎ
Ｃの外部端子に外部電源Ｖｃｃよりも高い電圧が供給さ
れることはないため、誤って、内部電源Ｖｉｎｔの電圧
が外部電源Ｖｃｃの電圧となるのを防止できる。
を用いた半導体メモリ集積回路４０１のブロックを示す
。制御信号ＮＣが”Ｌ”レベルの場合には、内部電源Ｖ
ｉｎｔの電圧は略４．０Ｖとなり、この電圧がメモリ回
路６０３に供給される。半導体メモリ集積回路４０１の
バーンイン試験時においては、制御信号ＮＣにＶｃｃ＋
２．３Ｖを超える電圧を印加する。、内部電源Ｖｉｎｔ
の電圧は外部電源Ｖｃｃの電圧と略等しくなり、例えば
、外部電源Ｖｃｃの電圧を７．０Ｖとすると内部電源Ｖ
ｉｎｔの電圧もまた７．０Ｖとなる。したがって、メモ
リ回路には内部電源７．０Ｖが供給され、電圧ストレス
におけるエージング降下が得られる。この半導体メモリ
集積回路４０１の通常使用状態においては、制御信号Ｎ
Ｃの外部端子に外部電源Ｖｃｃよりも高い電圧が供給さ
れることはないため、誤って、内部電源Ｖｉｎｔの電圧
が外部電源Ｖｃｃの電圧となるのを防止できる。
【００２８】
【発明の効果】以上説明してきたように、本発明によれ
ば、電源降圧回路において、内部電源Ｖｉｎｔの電圧を
外部電源Ｖｃｃの電圧に切り替える機能を、簡単な回路
構成と切り替え動作で容易に実現できるという効果を得
られる。
ば、電源降圧回路において、内部電源Ｖｉｎｔの電圧を
外部電源Ｖｃｃの電圧に切り替える機能を、簡単な回路
構成と切り替え動作で容易に実現できるという効果を得
られる。
【００２９】また、本発明に係る電源効果回路を半導体
集積回路に形成することにより、内部電源Ｖｉｎｔの電
圧を基準電圧Ｖｒｅｆよりも高くすることができ、半導
体集積回路に電圧ストレスを加え、エージング効果を得
ることができる。
集積回路に形成することにより、内部電源Ｖｉｎｔの電
圧を基準電圧Ｖｒｅｆよりも高くすることができ、半導
体集積回路に電圧ストレスを加え、エージング効果を得
ることができる。
【図１】本発明の第１実施例に係る電源降圧回路の回路
図である。
図である。
【図２】本発明の第１実施例に係る電源降圧回路の特性
図である。
図である。
【図３】本発明の第１実施例に係る電源降圧回路を用い
た半導体メモリ集積回路のブロック図である。
た半導体メモリ集積回路のブロック図である。
【図４】本発明の第２実施例に係る電源降圧回路の回路
図である。
図である。
【図５】本発明の第２実施例に係る電源降圧回路を用い
た半導体メモリ集積回路のブロック図である。
た半導体メモリ集積回路のブロック図である。
【図６】従来技術に係る電源降圧回路を用いた半導体メ
モリ集積回路である。
モリ集積回路である。
【図７】従来技術に係る電源降圧回路の回路図である。
【図８】従来技術に係る電源降圧回路の特性図である。
１０２ 電源降圧回路
４０２ 電源降圧回路
７１ 基準電圧発生回路
７２ カレントミラー増幅回路Ｑ７０７
降圧用トランジスタ ＴＥ 制御信号 ＮＣ 制御信号 ＩＮＶ２１ インバータ（第２制御回路）ＩＮＶ５１
インバータ（第２制御回路）ＩＮＶ５２ インバ
ータ（第２制御回路）Ｄ５０１ ダイオード（第２制
御回路）Ｄ５０２ ダイオード（第２制御回路）Ｑ５
０１ ｐチャンネル型ＦＥＴ（第２制御回路）Ｑ５０
２ ｎチャンンル型ＦＥＴ（第２制御回路）Ｑ２０１
ｎチャンネル型ＦＥＴ（第１制御回路）５０２
ｎチャンネル型ＦＥＴ Ｑ５０１ ｐチャンネル型ＦＥＴ
降圧用トランジスタ ＴＥ 制御信号 ＮＣ 制御信号 ＩＮＶ２１ インバータ（第２制御回路）ＩＮＶ５１
インバータ（第２制御回路）ＩＮＶ５２ インバ
ータ（第２制御回路）Ｄ５０１ ダイオード（第２制
御回路）Ｄ５０２ ダイオード（第２制御回路）Ｑ５
０１ ｐチャンネル型ＦＥＴ（第２制御回路）Ｑ５０
２ ｎチャンンル型ＦＥＴ（第２制御回路）Ｑ２０１
ｎチャンネル型ＦＥＴ（第１制御回路）５０２
ｎチャンネル型ＦＥＴ Ｑ５０１ ｐチャンネル型ＦＥＴ
Claims (3)
- 【請求項１】 定電圧信号を発生させる基準電圧発生
回路と、定電圧信号を基準入力ノードに供給されるカレ
ントミラー増幅回路と、カレントミラー増幅回路の出力
が供給され変動電圧信号をカレントミラー増幅回路の変
動入力ノードに供給する降圧用トランジスタと、を有す
る電源降圧回路において、制御信号み応答して上記カレ
ントミラー増幅回路を非活性化させる第１制御回路と、
上記制御信号に応答して上記降圧用トランジスタで発生
する電圧降下を略最小にさせる第２制御回路と、を有す
ることを特徴とする電源降圧回路。 - 【請求項２】 上記電源降圧回路は半導体集積回路に
含まれており、上記第１の制御信号が半導体集積回路の
機能検査時に外部端子から供給される請求項１記載の電
源降圧回路。 - 【請求項３】 上記第１制御回路は上記外部端子に接
続されたダイオード列と、上記ダイオード列のアノード
と接地端子との間に接続されゲートに電源に接続された
ｐチャンネルトランジスタとｎチャンネルトランジスタ
の直列接続体と、上記ｐチャンネルトランジスタと上記
ｎチャンネルトランジスタとの共通ドレインに接続され
た第１インバータ列とを有し、上記第２制御回路はダイ
オード列と、上記ダイオード列のアノードと接地端子と
の間に接続されゲートに電源に接続されたｐチャンネル
トランジスタとｎチャンネルトランジスタの直列接続体
と、上記ｐチャンネルトランジスタと上記ｎチャンネル
トランジスタとの共通ドレインに接続された第２インバ
ータ列と、上記降下用トランジスタのゲートと接地端子
との間に接続され第２インバータ列の出力で制御される
接地用トランジスタとを有し、上記制御信号が電源電圧
を超える電圧の信号である請求項２記載の電源降圧回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077425A JP2776047B2 (ja) | 1991-02-28 | 1991-02-28 | 電源降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077425A JP2776047B2 (ja) | 1991-02-28 | 1991-02-28 | 電源降圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274504A true JPH04274504A (ja) | 1992-09-30 |
| JP2776047B2 JP2776047B2 (ja) | 1998-07-16 |
Family
ID=13633626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077425A Expired - Fee Related JP2776047B2 (ja) | 1991-02-28 | 1991-02-28 | 電源降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776047B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169270A (ja) * | 1993-11-08 | 1995-07-04 | Samsung Electron Co Ltd | 半導体メモリ装置のスタートアップ回路 |
| JPH0818012A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| US6550038B2 (en) | 2000-10-17 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuitry |
| KR20180111627A (ko) | 2017-03-30 | 2018-10-11 | 에이블릭 가부시키가이샤 | 전압 레귤레이터 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03163612A (ja) * | 1989-11-21 | 1991-07-15 | Nec Corp | 電圧変換回路 |
| JPH03217915A (ja) * | 1990-01-24 | 1991-09-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-02-28 JP JP3077425A patent/JP2776047B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03163612A (ja) * | 1989-11-21 | 1991-07-15 | Nec Corp | 電圧変換回路 |
| JPH03217915A (ja) * | 1990-01-24 | 1991-09-25 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169270A (ja) * | 1993-11-08 | 1995-07-04 | Samsung Electron Co Ltd | 半導体メモリ装置のスタートアップ回路 |
| JPH0818012A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| US6550038B2 (en) | 2000-10-17 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuitry |
| KR20180111627A (ko) | 2017-03-30 | 2018-10-11 | 에이블릭 가부시키가이샤 | 전압 레귤레이터 |
| US10353415B2 (en) | 2017-03-30 | 2019-07-16 | Ablic Inc. | Voltage regulator having an overheat detection circuit and test terminal |
| TWI760457B (zh) * | 2017-03-30 | 2022-04-11 | 日商艾普凌科有限公司 | 電壓調節器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776047B2 (ja) | 1998-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |