JPH0574167A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0574167A
JPH0574167A JP3235776A JP23577691A JPH0574167A JP H0574167 A JPH0574167 A JP H0574167A JP 3235776 A JP3235776 A JP 3235776A JP 23577691 A JP23577691 A JP 23577691A JP H0574167 A JPH0574167 A JP H0574167A
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JP
Japan
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address
signal
circuit
clock signal
output
Prior art date
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Pending
Application number
JP3235776A
Other languages
English (en)
Inventor
Nobuo Furuya
信雄 古谷
Takahide Suda
敬偉 須田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to EP92115720A priority patent/EP0533096B1/en
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Priority to US07/945,610 priority patent/US5295115A/en
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】クロック信号に同期させてアドレスの選択を行
う半導体記憶装置において、複数のアドレスの同時選択
を防ぎ、回路動作の高速化をはかる。 【構成】アドレスデコード回路２の出力をクロックに同
期して保持する回路６を設け、このアドレスデコード信
号の保持回路６の出力を、クロックに同期してアドレス
線を駆動するドライバ回路３に接続することにより、ア
ドレスの同時選択を防いでいる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にクロック信号に同期させてアドレス線を選択する手
段に関する。
【０００２】
【従来の技術】従来の半導体記憶装置におけるクロック
信号同期のアドレス線選択回路を、図４に示す。
【０００３】図４のアドレス線選択回路は、アドレス信
号ラッチ回路１、ＮＡＮＤゲートのアドレスデコード回
路２、ＮＡＮＤゲートとインバータとからなるアドレス
線ドライバ３、論理ゲート４、インバータ８から構成さ
れている。
【０００４】次に図４の回路の動作を説明する。アドレ
ス信号ａ０，ａ１は、クロック信号が低レベルの時アド
レス信号ラッチ回路１に取り込まれ、アドレスデコード
回路２により選択するアドレスが決定され、該当するア
ドレスデコード回路２の出力が低レベルとなり、これを
受けるインバータ８の出力が高レベルとなる。論理ゲー
ト４は、クロック信号と同相の信号を出力するので、こ
の時論理ゲート４の出力は低レベルとなっており、全て
のアドレス線５はアドレス線ドライバ３により低レベル
に引き下げられており、非選択の状態である。
【０００５】その後、クロック信号が高レベルになると
アドレス信号はアドレス信号ラッチ回路１により保持状
態となり、論理ゲート４の出力は高レベルとなる。
【０００６】その結果、アドレス線ドライバ３により、
選択されたアドレス線のみが高レベルに駆動される。
【０００７】
【発明が解決しようとする課題】図４で示した従来のア
ドレス線選択回路では、アドレス線選択を高速化するた
めに、クロック信号の立ち上がりに対する遅延を最小に
するように論理ゲート４の設計を行った場合、クロック
信号の立ち下がりに対する遅延はこの約１．５倍の値と
なる。デューティ（ｄｕｔｙ）比５０％のクロック信号
が供給されている時、クロック信号の立ち上がりに対す
る論理ゲート４の遅延がクロック信号高レベルの約５０
％となる場合には、クロック信号の立ち下がりに対する
論理ゲート４の遅延はクロック信号低レベルの約７５％
となる。
【０００８】これに対し、アドレス信号が取り込まれて
からアドレスデコード回路２の出力が決まるまでの遅延
がクロック信号低レベルの約５０％であるとすると、図
５に示す様に論理ゲート４の出力が高レベルの状態でア
ドレスデコード回路２の出力が変化してしまう。
【０００９】この様な場合には、異なる２つのアドレス
線が同時に選択されてしまうマルチセレクトの状態が生
じるため、メモリセルに記憶された情報が壊されてしま
う可能性がある。
【００１０】これを防ぐためにはアドレス信号が取り込
まれてからアドレスデコード回路２の出力が決まるまで
の遅延を、クロック信号の立ち下がりに対する論理ゲー
ト４の遅延よりも大きく設計する必要がある。しかし、
この場合にはアドレス信号のセットアップタイムが増加
し、アドレス信号入力のタイミングの制約が厳しくなる
という問題点がある。
【００１１】またはクロック信号の立ち下がりから一定
時間内のアドレス信号の変化を禁止する必要がある。し
かし、この様な制約を満たすタイミングで半導体記憶装
置を動作させることはほとんど不可能なため、クロック
信号のｄｕｔｙを変えてクロック信号低レベルの時間を
延ばさなくてはならない。アドレス信号の変化可能な時
間をクロック信号高レベルの時間と同じだけ取るとする
と、アドレス信号の変化禁止時間として、クロック信号
の立ち下がりに対してはクロック信号高レベルの時間の
約２５％のホールドタイム分、クロック信号の立ち上が
りに対してはクロック信号高レベルの時間の約５０％の
セットアップタイム分の時間を取る必要があるので、ク
ロック信号低レベルの時間はクロック信号高レベルの時
間の約１．７５倍に取る必要がある。従って、この場合
にはサイクルタイムが増加し、動作スピードが低下する
という問題点がある。しかもアドレス信号を変化させる
ことができるのはクロック信号が低レベルの時の一部の
時間だけであり、アドレス信号入力のタイミングに大き
な制約となる。
【００１２】本発明の目的は、前記問題点を解決し、ア
ドレス信号入力のタイミング上の制約が小さく、高速で
動作させるようにした半導体記憶装置を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の構成は、複数の
アドレス線と、クロック信号に同期してアドレス信号を
保持するラッチ回路と、前記アドレス信号をデコードす
るアドレスデコード回路と、前記クロック信号に同期し
て前記アドレスデコード回路の出力信号により前記複数
のアドレス線から所定のアドレス線だけを選択し駆動す
るドライバ回路とを備えた半導体記憶装置において、前
記アドレスデコード回路の出力信号を前記クロック信号
に同期させて保持する手段を備えていることを特徴とす
る。
【００１４】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置を示すブロック図である。
【００１５】図１において、本実施例の半導体記憶装置
は、アドレスデコード回路２の出力がインバータ８を通
してリセット付Ｄ型フリップフロップ（ＤＦＦ）７のＤ
ａｔａ端子に接続されている。
【００１６】また、論理ゲート４の出力はリセット付Ｄ
ＦＦ７のクロック端子及びリセット端子即ちＲｅｓｅｔ
（否定値）端子に接続されており、このリセット付ＤＦ
Ｆ７の出力端子はアドレス線５に接続されている。その
他は、図４と同様である。
【００１７】従って、論理ゲート４の出力が低レベルの
時は全てのアドレス線５は低レベルに引き下げられてお
り、非選択の状態である。論理ゲート４の出力が高レベ
ルになると、アドレスデコード回路２の出力がインバー
タ８を通してリセット付ＤＦＦ７に取り込まれ、複数の
アドレス線５の内、選択されたアドレス線が高レベルに
駆動される。この時アドレスデコード回路２の出力が変
化しても、図３に示すように、リセット付ＤＦＦ７の出
力は保持された状態であるので変化しない。
【００１８】図２は本発明の第２の実施例の半導体記憶
装置のブロック図である。
【００１９】図２において、アドレスデコード回路２の
出力は、クロック信号に同期してアドレスデコード信号
ラッチ回路６により保持される。アドレスデコード信号
ラッチ回路６の出力は、クロック信号に同期してアドレ
ス線を駆動するアドレス線ドライバ３に接続されてい
る。
【００２０】アドレスデコード信号ラッチ回路６は、２
個のインバータと、ゲートが論理ゲートの出力に接続さ
れたトランジスタとを有する。また、アドレス線ドライ
バ３は、ＮＡＮＤゲートとインバータとを有する。
【００２１】従って、論理ゲート４の出力が低レベルの
時は全てのアドレス線５は低レベルに引き下げられてお
り、非選択の状態である。この時、アドレスデコード信
号ラッチ回路６はデータスルーの状態である。論理ゲー
ト４の出力が高レベルになると、アドレス線ドライバ３
により複数のアドレス線５の内、選択されたアドレス線
が高レベルに駆動される。この時、アドレスデコード回
路２の出力が変化してもアドレスデコード信号ラッチ回
路６の出力は保持された状態であるので変化しない（図
３）。また、第１の実施例と比較してより少ない素子数
で回路を構成できる。
【００２２】
【発明の効果】以上説明したように、本発明は、複数の
アドレス線と、クロック信号に同期してアドレス信号を
保持するラッチ回路と、アドレス信号をデコードするア
ドレスデコード回路と、クロック信号に同期してアドレ
スデコード回路の出力信号により、複数のアドレス線か
ら所定のアドレス線だけを選択し駆動するドライバ回路
を持った半導体記憶装置において、アドレスデコード回
路の出力信号をクロック信号に同期させて保持する機能
を備えることにより、アドレスデコード回路の出力をク
ロック信号に同期させて、アドレス線を駆動するドライ
バ回路から切り離すことができるので、アドレス信号入
力のタイミングにより複数のアドレス線が同時に選択さ
れるのを防ぐことができるという効果があり、従ってア
ドレス信号を保持するラッチ回路及びアドレスデコード
回路の遅延を大きくとることによりアドレス線の同時選
択を防ぐという手段を取る必要は無いので、これらの回
路の遅延を最小に設計できアドレス信号のアドレス信号
のセットアップタイムを最小にできるという効果があ
り、またアドレス信号入力のタイミングに制約を加えた
場合に比較すると、サイクルタイムで約１．４倍に高速
化でき、かつアドレス信号入力のタイミングの制約を減
らすことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置を示す
ブロック図である。
【図２】本発明の第２の実施例の半導体記憶装置を示す
ブロック図である。
【図３】図１，図２の動作を示すタイミング図である。
【図４】従来のクロック信号同期によるアドレス選択回
路を示すブロック図である。
【図５】図４の従来例において問題の発生する場合のタ
イミング図である。
【符号の説明】
１ アドレス信号ラッチ回路 ２ アドレスデコード回路 ３ アドレス線ドライバ ４ 論理ゲート ５ アドレス線 ６ アドレスデコード信号ラッチ回路 ７ リセット付ＤＦＦ ８ インバータ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数のアドレス線と、クロック信号に同
    期してアドレス信号を保持するラッチ回路と、前記アド
    レス信号をデコードするアドレスデコード回路と、前記
    クロック信号に同期して前記アドレスデコード回路の出
    力信号により前記アドレス線から所定のアドレス線だけ
    を選択し駆動するドライバ回路とを備えた半導体記憶装
    置において、前記アドレスデコード回路の出力信号を前
    記クロック信号に同期させて保持する手段を備えたこと
    を特徴とする半導体記憶装置。
JP3235776A 1991-09-17 1991-09-17 半導体記憶装置 Pending JPH0574167A (ja)

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JP3235776A JPH0574167A (ja) 1991-09-17 1991-09-17 半導体記憶装置
EP92115720A EP0533096B1 (en) 1991-09-17 1992-09-14 Addressing system free from multi-selection of word lines
DE69219971T DE69219971T2 (de) 1991-09-17 1992-09-14 Adressiersystem ohne Mehrfachauswahl von Wortleitungen
US07/945,610 US5295115A (en) 1991-09-17 1992-09-16 Addressing system free from multi-selection of word lines

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745075A (ja) * 1993-07-30 1995-02-14 Nec Corp 半導体集積回路
JPH0946232A (ja) * 1995-07-28 1997-02-14 Nec Corp デコード装置
WO2001067461A1 (fr) * 2000-03-08 2001-09-13 Nec Corporation Memoire a semiconducteurs
KR100319441B1 (ko) * 1998-07-06 2002-01-09 칼 하인쯔 호르닝어 집적 메모리
JP2014116054A (ja) * 2012-12-12 2014-06-26 Nec Corp 集積回路

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249481B1 (en) 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2740063B2 (ja) * 1990-10-15 1998-04-15 株式会社東芝 半導体記憶装置
DE69325119T2 (de) * 1992-03-19 1999-11-04 Toshiba Kawasaki Kk Taktsynchronisierter Halbleiterspeicheranordnung und Zugriffsverfahren
US6310821B1 (en) 1998-07-10 2001-10-30 Kabushiki Kaisha Toshiba Clock-synchronous semiconductor memory device and access method thereof
US5493530A (en) * 1993-08-26 1996-02-20 Paradigm Technology, Inc. Ram with pre-input register logic
JP3157681B2 (ja) * 1994-06-27 2001-04-16 日本電気株式会社 論理データ入力ラッチ回路
US5598375A (en) * 1995-06-23 1997-01-28 Electronics Research & Service Organization Static random access memory dynamic address decoder with non-overlap word-line enable
JP2848314B2 (ja) * 1996-02-28 1999-01-20 日本電気株式会社 半導体記憶装置
US5822252A (en) * 1996-03-29 1998-10-13 Aplus Integrated Circuits, Inc. Flash memory wordline decoder with overerase repair
KR100326268B1 (ko) * 1998-10-28 2002-05-09 박종섭 디코딩시의동작마진확보를위한디코딩장치및그방법
US6366524B1 (en) * 2000-07-28 2002-04-02 Micron Technology Inc. Address decoding in multiple-bank memory architectures
KR100408720B1 (ko) * 2001-06-28 2003-12-11 주식회사 하이닉스반도체 반도체 메모리 소자의 디코더회로
US6798712B2 (en) * 2002-07-02 2004-09-28 Advanced Micro Devices, Inc. Wordline latching in semiconductor memories
US6873567B2 (en) * 2002-08-09 2005-03-29 International Business Machines Corporation Device and method for decoding an address word into word-line signals
CN1802738A (zh) * 2003-07-02 2006-07-12 先进微装置公司 确定集成电路的接触大小以制造多阶层接触的方法
US7263024B2 (en) * 2005-10-17 2007-08-28 Lattice Semiconductor Corporation Clock reset address decoder for block memory
US9431079B1 (en) 2012-12-13 2016-08-30 Gsi Technology, Inc. Systems and methods of memory and memory operation involving input latching, self-timing and/or other features
US9159391B1 (en) * 2012-12-13 2015-10-13 Gsi Technology, Inc. Systems and methods of double/quad data rate memory involving input latching, self-timing and/or other features

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4539661A (en) * 1982-06-30 1985-09-03 Fujitsu Limited Static-type semiconductor memory device
JPS60115094A (ja) * 1983-11-16 1985-06-21 Fujitsu Ltd ダイナミツクランダムアクセスメモリ装置
JP2511910B2 (ja) * 1986-11-11 1996-07-03 三菱電機株式会社 半導体記憶装置
US5086414A (en) * 1988-11-17 1992-02-04 Hitachi, Ltd. Semiconductor device having latch means
US5107465A (en) * 1989-09-13 1992-04-21 Advanced Micro Devices, Inc. Asynchronous/synchronous pipeline dual mode memory access circuit and method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745075A (ja) * 1993-07-30 1995-02-14 Nec Corp 半導体集積回路
JPH0946232A (ja) * 1995-07-28 1997-02-14 Nec Corp デコード装置
KR100319441B1 (ko) * 1998-07-06 2002-01-09 칼 하인쯔 호르닝어 집적 메모리
WO2001067461A1 (fr) * 2000-03-08 2001-09-13 Nec Corporation Memoire a semiconducteurs
US6876592B2 (en) 2000-03-08 2005-04-05 Nec Electronics Corporation Semiconductor memory device
JP2014116054A (ja) * 2012-12-12 2014-06-26 Nec Corp 集積回路

Also Published As

Publication number Publication date
DE69219971T2 (de) 1997-12-18
US5295115A (en) 1994-03-15
DE69219971D1 (de) 1997-07-03
EP0533096B1 (en) 1997-05-28
EP0533096A3 (en) 1995-04-19
EP0533096A2 (en) 1993-03-24

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Effective date: 20010220