JPS60246093A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して右隣ｔｆ技術に関するものである。

（背景技術〕 本願発明者等においては、本願発明？・こ先立ってダイ
ナζツク型Ｉ２Ａ　Ｍにおける読み出し動作の多機能化
を図るため、メモリアレイにおけるデータ線の読み出し
信号をパラレルに取り出して、それをシリアルに送出す
ることを考えた。この場合、上記データ線の読み出し信
号のパラレル／シリアル変換動作のための回路が必要に
なるととにも、その分消費電流が増大してしまうという
問題がある。そこで、本願発明者は、無駄な電流消費の
発生を防止できる新規な読み出し機能を持った半導体記
憶装置を開発した（ダイナミック型ＲＡＭに関しては、
例えば、１９８３年７月１８日付の雑誌「日経エレクト
ロニクスＪ第１６９頁ないし第１９３頁参照）ａ 〔発明の目的〕 この発明の目的は、低消費電力のちとに読み出し動作の
多機能化を図った半導体記憶装置を提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭにおけるセンスアンプ
の出力信号をパワースイッチＭＯ３ＦＥＴによって動作
状態にされるスタティック型メモリセルに必要な時にの
み保持させて、このメモリセルを選択することにより上
記保持情報のシリアルに送出させるものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成され、例えば、端子Ｉ１０．　ＡＯ−Ａｌ　４
．　ＷＥ、　Ｃ３，ＳＥ、　ＲＥＳ）（及びＶｃｃ、Ｖ
ｓｓは、その外部端子とされ、端子Ｖｃｃ、Ｖｓｓには
図示しない適当な外部電源装置から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された公知の１ＭＯ３型メモリセルがマトリッ
クス状に配置されている。

この実施例では、特に制限されないが、上記メモリセル
は一対の平行に配置された相補データ線り。

Ｄのいずれか一方に、その入出力ノードが結合された二
交点方式で配置される。

回路記号ＰＣで示されているのは、データ線プリチャー
ジ回路である。この実施例のメモリアレイのプリチャー
ジ動作は、特に制限されないが、一対の相補データ１Ｊ
Ｉ（後述する共通相補データ線も同様である）をＭＯＳ
　Ｆ　ＥＴにより単に短絡することにより上記相補デー
タ線り、Ｄを約Ｖｃｃ／２の中間レベルにするものであ
る。これにより、ＯポルトからＶｃｃレベルまでチャー
ジアップするものに比べ、そのレベル変化量が小さく、
プリチャージＭＯ５ＦＥＴのゲート電圧を通常の論理レ
ベル（Ｖｃｃ）を用いても十分に非飽和状態でオンさせ
ることが出来るからプリチャージ動作を高速に、しかも
低消費電力の下に行うことができる。

そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３Ｆ
ＥＴのゲート電圧（ワード線選択電圧）として通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、ブートストラップ電圧を用い
ることなく、情報記憶キャパシタの全電荷読み出しが可
能となる。また、読み出し基準電圧は、メモリセルが選
択されない一方のデータ線のプリチャージレベルを利用
することによって、読み出し基準電圧を形成するダミー
セルが不要になる。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれＰチャンネルＭＯ３ＦＥＴとＮチャ
ンネルＭＯＳ　Ｆ　ＥＴとで構成された一対のパワース
イッチＭＯ３ＦＥＴが設けられた０ＭＯ５（相補型ＭＯ
５＞ラッチ回路で構成され、その一対の入出力ノードは
、上記相補データ線り、Ｄに結合されている。タイミン
グパルスφｐａは、上記パワースイッチＭＯ３ＦＥＴを
制御するためのものである。なお、ＮチャンネルＭＯ３
ＦＥＴとＰチャンネルＭＯ３ＦＥＴで構成されたパワー
スイッチＭＯ３ＦＥＴを制御するために、非反転タイミ
ングパルスφｐａと反転タイミングパルスφｐａとが用
いられるが、同図では非反転タイミングパルスφｐａの
みが示されている。上記一対のパワースイッチＭＯ３Ｆ
ＥＴは、プリチャージ直前にオフ状態にされる。これに
より相補データＩＬＤ、Ｄはフローティング状態でＶ　
ｃｃ、Ｖ　ｓｓレベルを保持する。

回路記号Ｃ，−ＳＷで示されているのは、カラムスイッ
チであり、カラム選択信号に従って、選択された相補デ
ータ線を共通相補データ線（一本の線で表す）ＣＤ、Ｃ
Ｄに結合させる。

回路記号Ｒ−ＡＤＨで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ〜ａ８．ａ
Ｏ〜１８を加工形成する。。

なお、以後の説明及び図面では、一対の内部相補アドレ
ス信号、例えばａＱ、ａＱを内部相補アドレス信号互０
と表すことにする。したがって、上記内部相補アドレス
信号ａＯ〜ａ３．ａＱ〜１８は、内部相補アドレス信号
ａＱ〜１８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４．ａ９〜ａ１４を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４．ａ９〜ａ
１４を内部相補アドレス信号上９〜且１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコー′ダであり、後述するマルチプレクサＭＰＸを介
した内部相補アドレス信号１０〜工８を受けて、Ｍ−Ａ
ＲＹのワード線選択信号を形成する。このワード線選択
信号は、ワード線選択タイミング信号φＸに同期して、
Ｍ−ＡＲＹに伝えられる。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、タイミングパルスφｒ１１により、メインア
ンプＭＡからの読み出しデータを外部端子Ｉ１０にそれ
ぞれ送出する。なお、書込み時には、タイミングパルス
φｒｗのロウレベルによりこのデータ出力バッファＤＯ
Ｂは、不動作（出力ハイインピーダンス）状態にされる
。

回路記号ＤＩＲで示されているのは、データ人カバソフ
ァであり、タイミングパルスφｒＨにより、外部端子Ｉ
１０からの書込みデータを共通相補データ線に伝える。

なお、読み出し時には、タイミングパルスφｒＨのロウ
レベルによりこのＤＩＲは上記同様に不動作にされる。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＡＴＤで示されているのは、特に制限されな
いが、アドレス信号ａＯ〜ａ８（又は１０〜ａ８）を受
けて、その立ち上がり又は立ち下がりの変化検出するア
ドレス信号変化検出回路である。回路記号ＣＡＴＤで示
されているのは、特に制限されないが、アドレス信号ａ
９〜ａ１４（又はａ９〜ａ１４）を受けて、その立ち上
がり又は立ち下がりの変化を検出するアドレス信号変化
検出回路である。

上記アドレス信号変化検出回路ＲＡＴＤは、特に制限さ
れないが、アドレス信号ａＯ〜ａ８と、その遅延信号と
をそれぞれ受ける排他的論理和回路と、これらの排他的
論理和回路の出力信号を受ける論理和回路とによって構
成される。すなわち、アドレス信号とそのアドレス信号
の遅延信号とを受ける排他的回路が各アドレス信号に対
して設けられている。この場合９個の排他的論理和回路
が設けられており、この９個の排他的論理和回路の出力
信号が論理和回路に入力されている。このアドレス信号
変化検出回路ＲＡＴＤは、アドレス信号ａＯ〜ａ８のう
ちいずれかが変化すると、その変化タイミングに同期し
たアドレス信号変化検出パルスφｒを形成する。

上記アドレス信号変化検出回路ＣＡＴＤは、上記アドレ
ス信号変化検出回路ＲＡＴＤと同様な構成にされている
。すなわち、アドレス信号ａ９〜ａ１４と、その遅延信
号とをそれぞれ受ける排他的論理和回路と、これらの排
他的論理和回路の出力信号を受ける論理和回路とによっ
て構成されている。このアドレス信号変化検出回路ＣＡ
ＴＤは、上記アドレス信号変化検出回路ＲＡＴＤと同様
に、アドレス信号ａ９〜ａ１４のうちいずれかが変化し
たとき、その変化タイミングに同期したアドレス信号変
化検出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるライトイネーブル信号ＷＥ、チップ
選択信号Ｃ８及び制御信号ＳＥを受けて、上記一連のタ
イミングパルスと後述するメモリアレイＭ−ＡＲＹのシ
リアル読み出し動作に必要なタイミングパルスを形成す
る。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号（図示せず）に従って、上記アドレスバッファＲ−
ＡＤＢで形成された内部相補アドレス信号ａｏ−ａ８と
、上記自動リフレッシュ回路ＲＥＦで形成された内部相
補アドレス信号ａＯ＝ａ８とを選択的に上記デコーダＲ
−ＤＣＲに伝える。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
電圧発生回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ、タイマー等
を含んでおり、外部端子からのりフレッシュ信号ＲＥＳ
Ｈをロウレベルにすることにより起動される。すなわち
、チップ選択信号Ｏ３がハイレベルのときにリフレッシ
ュ信号ＲＥＳＨをロウレベルにすると自動リフレッシュ
回路ＲＥＦは、マルチプレクサＭＰＸを切り換えて、内
蔵のりフレッシュアドレスカウンタからの内部アドレス
信号をロウデコーダＲ−ＤＣＨに伝えて一本のワード線
選択によるリフレッシュ動作（オートリフレッシュ）を
行う。また、リフレッシュ信号ＲＥＳＨをロウレベルに
しつづけるとタイマーが作動して、一定時間毎にリフレ
ッシュアドレスカウンタが歩進させられて、この間連続
的なりフレッシュ動作（セルフリフレッシュ）を行う。

この実施例では、メモリアレイＭ−ＡＲＹの読み出し動
作の多機能化を図るため、次の各回路が新たに付加され
る。

すなわち、メモリアレイＭ−ＡＲＹには、上記センスア
ンプＳＡの出力信号をタイミングパルスφ１に従ってそ
れぞれパラレルに受け取るスタティック型メモリセルＳ
ＲＡＭが設けられる。これらのメモリセルＳＲＡＭを構
成するメモリセルは、後述するように、無駄な電流消費
が発生するのを防止するため、タイミングパルスφ２に
よってオン状態にされるパワースイッチＭＯ３ＦＥＴが
設けられいる。また、特に制限されないが、外部アドレ
ス信号ＡＯ”〜Ａ６’　を受けるアドレスバッファＡＤ
Ｂ’　と、このアドレスバッファＡＤＢ″によって加工
形成された相補アドレス信号を受け、上記スタティック
型メモリセルＳＲＡＭの選択信号を形成するアドレスデ
コーダＤＣＲ’　とが設けられる。これらの選択回路に
より上記スタティック型メモリセルＳＲＡＭを上記アド
レス信号ＡＯ゛〜Ａ６″に従って共通のデータ線に接続
することによりデータ出カバソファＤＯＢ”から選択さ
れたスタティック型メモリセルＳＲＡＭの記憶情報をシ
リアルに送出させるものである。

第２図には、上記スタティック型メモリセルＳＲＡＭの
一実施例の回路図が示されている。

同図では、１つのスタティック型メモリセルの具体的回
路が代表として示されいてる。すなわち、そのゲートと
ドレインとが交叉結線された情報記憶ＭＯ３ＦＥＴＱＩ
、Ｑ２のソースと回路の接地電位点との間には、タイミ
ングパルスφ２を受けるパワースイッチＭＯ３Ｆ’ＥＴ
Ｑ３．Ｑ４がそれぞれ設けられる。これらのＭＯ３ＦＥ
ＴＱ３．Ｑ４に代え、上記情報記憶、用ＭＯ３ＦＥＴＱ
ＩとＱ２のソースを共通接続して、１つのパワースイソ
チＭＯＳ　Ｆ　ＥＴを用いるものであってもよい。また
、上記情報記憶ＭＯ３ＦＥＴＱ１．Ｑ２のドレインと電
源電圧Ｖｃｃとの間には、情報保持用の高抵抗Ｒ１，Ｒ
２が設けられる。抵抗Ｒ１（Ｒ２）は、上記パワースイ
ッチＭＯ３ＦＥＴＱ３．Ｑ４がオフ状態の動作状態にお
いて、ＭＯＳ　Ｆ　ＥＴＱｌ　（Ｑ２）がオフ状態にさ
れいるときのＭＯ３ＦＥＴＱ２　（Ｑｌ）のゲート電位
をは＼゛しきい値電圧に維持させることができる程度の
高抵抗値にされる。言い換えると、メモリセルの低消費
電力化のために、上記抵抗Ｒ１（Ｒ２）は、ＭＯ３ＦＥ
ＴＱＩ　（Ｑ２）のドレインリーク電流等によってＭＯ
３ＦＥＴＱ２　（Ｑｌ）のゲート容量（図示しない）に
蓄積されている情報電荷が放電させらてしまうのを防ぐ
程度の電流供給能力を持つようにされる。

このようなメモリセルの入出力端子（交叉結線されたゲ
ート、ドレイン）は、一方において上記タイミングパル
スφ１を受ける伝送ゲートＭＯ３ＦＥＴＱ５．Ｑ６を介
して代表として示されているメモリアレイＭ−ＡＲＹ　
（ＤＲＡＭ）の相補データ線り、Ｄに接続される。この
相補データ線り。

Ｄは、それぞれ同数のＭＯ５型メモリセル（図示せず）
が接続されている。また、上記相補データ線り、０間に
は、その読み出し動作を行うセンスアンプＳＡが設けら
れる。このセンスアンプＳＡは、相補型のラッチ回路に
より構成され、タイミングパルスφｐａ、φｐａを受け
るＮチャンネルＭＯ５ＦＥＴとＰチャンネルＭＯ３ＦＥ
Ｔからなる一対のパワースイッチＭＯ３ＦＥＴＱ９．Ｑ
ＩＯにより動作電圧が供給されることによって活性化さ
れる。

上記メモリセルの入出力端子（交叉結線されたゲート、
ドレイン）は、他方において上記アドレスデコーダＤＣ
Ｒ’　の出力信号によって選択される伝送ゲートＭＯ３
ＦＥＴＱ？、Ｑ８を介して共通の相補データ線ＣＤ’　
、ＣＤ’　に接続される。

この共通の相補データ線ＣＤ’　、ＣＤ″は、上記デー
タ出カバソファＤＯＢ’　の入力端子に接続される。こ
れによって、上記共通の相補データ線ＣＤ’　、ＣＤ”
に読み出されたスタティック型メモリセルの記憶情報は
外部端子０°からシリアル送出される。

次に、第３図に示したタイミング図に従って、この実施
例により新たに付加した読み出し動作を説明する。ずな
わち、チップ選択信号ＣＳと制御信号ＳＥの組み合わせ
により、次のような動作モードが起動される。

例えば、チップ選択信号Ｃ８がロウレベルのチップ選択
状態になった後に制御信号ＳＥをロウレベルにしてアド
レス信号ＡＯ〜Ａ１４を供給する。

上記アドレス信号ＡＯ−Ａ１４の変化を検出して、セン
スアンプＳＡは一旦非動作状態にされ、メモリアレイＭ
−ＡＲＹの相補データ線り、Ｄをハイインピーダンス状
態にする。この後、図示しないが、プリチャージＭＯ３
ＦＥＴがオン状態になってメモリアレイＭ−ＡＲＹの相
補データ線り、　ＤをＶｃｃ／２にプリチャージする。

この後、上記アドレス信号ＡＯ〜Ａ８によって指定され
たワード線が選択状態になって、相補データ線り、Ｄに
メモリセルの記憶情報が読み出される。この記憶情報は
、タイミングパルスφｐａによって活性化されるセンス
アンプＳＡにより増幅される。そして、上述のように制
御信号ＳＥがロウレベルなら、タイミングパルスφ１が
ハイレベルになって伝送ゲートＭＯ３ＦＥＴＱ５．Ｑ６
をオン状態にして上記センスアンプＳＡの増幅出力、言
い換えるならば、相補データ線り、Ｄに読み出された記
憶情報をスタティック型メモリセルＳＲＡＭに書込む。

この書込み動作に同期して、タイミングパルスφ２がハ
イレベルになってスタティック型メモリセルのパワース
イッチＭＯ３ＦＥＴＱ３．Ｑ４等をオン状態にするもの
である。この書込み動作が終了すると上記タイミングパ
ルスφ１はロウレベルに変化して上記ＭＯ３ＦＥＴＱ５
．Ｑ６をオフ状態にする。以後、タイミングパルスφ２
がハイレベルの間、上記書込まれた記憶情報をスタティ
ック型メモリセルが保持するものとなる。

この状態で、アドレス信号ＡＯ’　〜Ａ６″を供給して
、いずれかのスタティック型メモリセルを選択すると、
上記伝送ゲートＭＯ３ＦＥＴＱ７゜Ｑ８がオン状態にな
って、その記憶情報を共通の　゛相補データ線ＣＤ“、
ＣＤ’　に送出する。これにより、上記アドレス信号Ａ
Ｏ”〜Ａ６”を順次供給すると、それに従って選択され
たスタティック型メモリセルの記憶情報がデータ出力パ
ッファＤＯＢ’　を通して外部端子Ｏ°からシリアルに
送出される。

なお、上記制御信号ＳＥをロウレベルにしている間、ス
タティック型メモリセルは、動作状態になっている。ま
た、チップ選択信号Ｃ３とライトイネーブル信号ＷＥと
アドレス信号ＡＯ〜Ａ１４とにより、メモリアレイＭ−
ＡＲＹのダイナミック型メモリセルに対する書込み又は
読み出し動作が並行して行われる。このようにするため
、上記制御信号ＳＥがロウレベルになっている時、チッ
プ選択信号Ｃ３をロウレベルにしても上記タイミングパ
ルスφ１は形成されないようになっている。

これにより、上記通常の書込み／読み出し動作と、上記
スタティック型メモリセルの読み出し動作とは、非同期
のもとに並行して行うことができるものとなる。

また、上記制御信号ＳＥをハイレベルにすると、上記タ
イミングパルスφ２がロウレベルニナって、スタティッ
ク型メモリセルのパワースイッチＭＯ３ＦＥＴＱ３．Ｑ
４等を全てオフ状態にするので、スタティック型メモリ
セルＳＲＡＭにおいては全く電流消費が行われない。

〔効　果〕 （１）ワード線選択により選択されたダイナミック型メ
モリセルの記憶情報を制御信号により動作状態にされる
スタティック型メモリセルに記憶させることにより、ワ
ード線方向の記憶情報を任意のタイミングでシリアルに
出力できるという効果が得られる。

（２）スタティック型メモリセルは、パワースイッチＭ
Ｏ３ＦＥＴを設けているので、その読み出し動作を行う
時のみ、電流消費を行うものであるので無駄な消費電流
の発生を防止できるという効果が得られる。

（３）上記（１）により、ダイナミック型ＲＡＭと、ス
タティック型ＲＡＭの２つの動作機能を合わせ持つもの
であるので、例えば、ＣＲＴ　（陰極表示管）やプリン
タ用のデータメモリとして利用する場合には、その書込
みと規則的な読み出し動作とが並行して独立にできるか
ら、極めて使い易いメモリを得ることができるという効
果が得られる。

（４）ワード線方向に全メモリセルの記憶情報をパラレ
ルに取り出しておいて、それをシリアルに送出するもの
であるので、メモリセルをいちいち選択するという動作
が省略できるから、高速読み出し動作が可能になるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記スタティ
ック型メモリセルの読み出しのためのアドレス信号は、
シフトレジスタ又はアドレスカウンタ回路により形成す
るものであってもよい。上記シフトレジスタを用いる場
合には、双方向シフトレジスタを利用することによって
、両方向から順次シリアルにスタティック型メモリセル
の読み出し信号を１昇ることができる。

また、アドレスカウンタ回路を利用する場合には、上記
自動リフレッシュ制御回路に設けたアドレスカウンタを
利用することによって、回路の簡素化を図ることができ
る。このようにシフトレジスタ又はアドレスカウンタ回
路を利用した場合には、スタティック型メモリセルを選
択するためのアドレス信号端子が不要になるという効果
が得られる。

さらに、上記実施例のような連続読み出しとする動作制
御信号は、チップ選択信号ＣＳとリフレッシュ制御信号
ＲＥＳＨとの組み合わせ、又はライトイネーブル信号Ｗ
Ｅを通常の信号レベルより高いレベルにする等種々の実
施形態を採ることができるものである。

また、ダイナミック型のメモリアレイＭ−ＡＲＹのアド
レス信号は、ロウアドレスストローブ信号ＲＡＳとカラ
ムアドレスストローブ信号ＣＡＳを用いて共通の端子か
ら多重化して供給するものであってもよい。さらに、上
記メモリアレイＭ−ＡＲＹの相補データ線のプリチャー
ジは、電源電圧ＶＣＣレベルにプリチャージするととも
に、ダミーセルを用いて、メモリセルの読み出し基準電
圧を形成するものであってもよい。

〔利用分野〕

この発明は、半導体記憶装置として広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図。 第２図は、そのスタティック型メモリセルの一実施例を
示す回路図、 第３図は、上記第２図の実施例回路の動作を説明するた
めのクイミ〉′グ図である。 Ｍ　−Ａ　ＲＹ・・メモリアレイ、ＰＣＩ・・プリチャ
ージ回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウ
アドレスバッファ、Ｃ−５Ｗ・・カラムスイ・７チ、Ｃ
−Ａ　Ｄ　Ｂ・・カラムアドレスバッファ、Ｒ−ＤＣＲ
・・口うアドレスデコーダ、Ｃ−ＤＣＲ・・カラムアド
レスデコーダ、λ４Ａ・・メインアンプ、ＲＡＴＤ、Ｃ
ＡＴＤ・・アドレス信号変化検出回路、ＴＧ・・タイミ
ング発生回路、ＲＥＦ・・自動リフレッシュ回路、ＤＯ
Ｂ、Ｄ。

Claims (1)

1. 【特許請求の範囲】 １、ダイナミック型メモリセルにより構成されたメモリ
   アレイと、このメモリアレイにおけるデータ線の統み出
   し信号が所定のタイミングパルスに従って伝達され、動
   作制御信号を受けるパワースイッチＭＯ３ＦＥＴが設け
   られたスタティック型メモリセルと、このメモリセルを
   選択して記憶情報をシリアルに送出する選択回路とを含
   むことを特徴とする半導体記憶装置。 ２、上記メモリアレイは、一対の相禎データ線が平行に
   配置された二交点方式により構成されるものである。：
   とを特徴とする特許請求の範囲第１項記載の半導体記す
   、Ω装置や ３、上記スタティック型メモリセルは、その）ｆ　＋ト
   とトレインが交叉結線された情［記憶用ＭＯ５ＦＥＴと
   、これらの１４０．”＞　Ｆ　９　Ｔと回路の接地電位
   点と（・′、設ムすら）′Ｉ２、上記動作制御信号に従
   って動作するパワースイッチＭＯ３ＦＥＴと、上記情報
   記憶用ＭＯ３ＦＥＴのドレインと電源電圧端子との間に
   設けられた情報保持用の高抵抗手段とからなるものであ
   ることを特徴とする特許請求の範囲第１又は第２項記載
   の半導体記憶装置。 ４、上記メモ“にアレイにおけるデータ線の読み出し信
   号を伝達する・ンイミングパルスと上記動作制御信号は
   、独立した外部側御信号と、センスアンプの動作タイミ
   ング信号とにより形成されるものであることを特徴とす
   る特許請求の！ｉ！囲第１、第２文りよ弛３項記載の半
   導体記憶装置。