JPH09219460A - 不揮発性半導体メモリ装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 信頼性の高い不揮発性半導体メモリ装置を得
る。 【解決手段】 フィールド酸化膜４の形成されたシリコ
ン基板２上にゲート絶縁膜６を形成した後、シリコン基
板２の表面全面に第１の多結晶シリコン膜８を形成す
る。多結晶シリコン膜８上にワードライン方向の分離を
行なう領域を形成するための、素子分離用絶縁膜４上に
矩形状の開孔３２をもつレジストパターン３０を形成す
る。レジストパターン３０をマスクとして多結晶シリコ
ン膜８に酸素イオンをエネルギー３０ＫｅＶ、ドーズ量
５×１０¹⁵／ｃｍ²の条件で注入し、レジストパターン
３０を除去した後、例えば１０００℃で１時間熱処理を
施す。これにより、多結晶シリコン膜８のうち酸素イオ
ンが注入された領域のみを選択的に絶縁性の二酸化シリ
コン３６に変換させる。この絶縁性の二酸化シリコン３
６がフローティングゲートのワードライン方向の分離を
行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフローティングゲー
トとコントロールゲートからなるスタックゲートを備え
た不揮発性半導体メモリ装置とその製造方法に関するも
のである。

【０００２】

【従来の技術】図１に一般的に行なわれているスタック
ゲートの形成方法を含む製造工程を示す。（Ａ）〜
（Ｃ）はその右側に記載した（ａ）〜（ｃ）のＸ−Ｘ’
線位置での断面図である。 （Ａ）シリコン基板２に素子分離領域としてのフィール
ド酸化膜４を形成し、ゲート絶縁膜６を形成した後、フ
ローティングゲートとなる第１の多結晶シリコン層８を
形成する。多結晶シリコン層８上にレジスト層を形成
し、写真製版によりフローティングゲートをワードライ
ン方向に分離するためのスリット１０を形成するための
溝をもつレジストパターンを形成し、それをマスクにし
て多結晶シリコン層８をエッチングすることによりスリ
ット１０を形成する。

【０００３】（Ｂ）多結晶シリコン層８の表面に絶縁膜
１２を形成し、更にその上に第２の多結晶シリコン層１
４を形成する。そして写真製版とエッチングによりシリ
コン層１４，絶縁膜１２及び多結晶シリコン層８をパタ
ーン化してコントロールゲート１４、絶縁膜１２及びフ
ローティングゲート８を完成する。

【０００４】（Ｃ）その後、層間絶縁膜１６を形成し、
ドレイン領域上にコンタクトホール１８を開けた後、ア
ルミニウム膜を形成し、写真製版とエッチングによるパ
ターン化によりアルミニウム配線２０を形成し、コンタ
クトホール１８を介してアルミニウム配線２０とドレイ
ン領域とを接続する。アルミニウム配線２０はビットラ
インとなり、コントロールゲート１４はワードラインと
なる。

【０００５】図１に示されたスタックゲートの形成方法
は基本的なものであり、例えば特開平２−３１４６６号
公報や特開平３−３４４７０号公報に記載されているス
タックゲート形成方法もこれと同じである。

【０００６】図１の方法では以下のような欠点がある。
このことをビットライン方向の分離を行なった図１
（Ｂ）のパターン化の段階について説明する。図２はビ
ットライン方向の分離を行なう目的のレジストパターン
１５を用いて第２の多結晶シリコン膜１４を異方性エッ
チングした状態である。下地の第１の多結晶シリコン膜
８には既にワードライン方向に分離するためのパターン
化が施されており、その分離用の溝１０が形成されてい
るため、その溝１０部分には第２の多結晶シリコン膜１
４がサイドウォール１４ａの形で残存する。

【０００７】次に、続いて絶縁膜１２を異方性エッチン
グした所を図３に示す。絶縁膜１２のエッチングでは多
結晶シリコン膜はエッチングされないため、多結晶シリ
コン膜で形成されたサイドウォール１４ａはそのままの
形で残存する。また、第１の多結晶シリコン膜８の側面
部では絶縁膜１２がサイドウォール１４ａとの間に挾ま
れる形で存在するため、この部分のエッチングが進行し
にくい。そのため、絶縁膜１２がフェンス１２ａの形で
残存する。

【０００８】さらに絶縁膜１２の直下であって、かつ第
１の多結晶シリコン膜８が存在しない部分では以下に示
す不具合が起こる。まず、素子分離用の厚い絶縁膜４上
であって絶縁膜１２の直下に第１の多結晶シリコン膜８
が存在しない部分（図１（ｂ）の領域２２）では、絶縁
膜１２の異方性エッチングに引き続き、素子分離用の厚
い絶縁膜４が連続して異方性エッチングされることにな
る。その結果、素子分離用の厚い絶縁膜４には意図しな
い溝１０ａが形成されてしまう（図３（Ｂ）参照）。ま
た、ゲート絶縁膜６上であって絶縁膜１２の直下に第１
の多結晶シリコン膜８が存在しない部分（図１の領域２
４）では、同じ理由でゲート絶縁膜６が連続して異方性
エッチングされ、半導体基板２が露出する（図３（Ｂ）
参照）。

【０００９】さらに、第１の多結晶シリコン膜８を異方
性エッチングしたところを図４に示す。このエッチング
では多結晶シリコンのサイドウォール１４ａは除去され
るが、図３で形成された絶縁膜のフェンス１２ａは除去
できないため、そのままの形で残存する。また、図３に
おいて半導体基板２が露出した部分１０ｂでは、このと
きの異方性エッチングで半導体基板がエッチングされて
しまうため、意図しない溝１０ｃが形成されてしまう
（図４（Ｃ）参照）。ここで、図３の段階で形成された
溝１０ａは素子分離用の厚い絶縁膜４が掘れたものであ
り、図４の段階で形成された溝１０ｃは半導体基板２が
掘れたものである。図１（Ｂ）はその後、レジストパタ
ーン１５を除去した状態である。

【００１０】ここで、図１の従来技術の欠点をまとめる
と以下の３点となる。 欠点１：素子分離用の厚い絶縁膜４に意図しない溝１０
ａが形成されてしまう。 欠点２：半導体基板２に意図しない溝１０ｃが形成され
てしまう。 欠点３：それらの溝１０ａ，１０ｃの内壁面に意図しな
いフェンス１２ａが残存してしまう。

【００１１】これらの欠点により、後工程において以下
に示す不具合が発生する。 不具合１：欠点１の溝１０ａのため、後工程でのソース
・ドレイン注入が素子分離用の絶縁膜を突き抜けて半導
体基板２に注入されてしまう。 不具合２：溝１０ａ，１０ｃのため平坦化が不完全にな
る。 不具合３：半導体基板２で溝１０ｃが形成された領域は
共通ソースラインとなるため、この溝１０ｃの段差のた
めに拡散層の抵抗値が高くなる。

【００１２】不具合４：このスタックゲートをもったメ
モリ素子を周辺回路のＭＯＳトランジスタと同一基板上
に形成する場合に３層多結晶シリコンプロセスを採用す
れば、３層目の多結晶シリコン膜が溝１０ａ，１０ｃ中
にサイドウォールの形で残存するため、それを除去する
処理が必要となる。そしてその除去が不完全だとリーク
の原因になる。 不具合５：フェンス１２ａが剥離し、異物となる。

【００１３】そのため、これらの不具合を回避する技術
がいくつか提案されている。第１の提案は、図５（Ａ）
のように、第１の多結晶シリコン膜８の溝を絶縁膜２８
で埋め込む方法である（特開昭６２−１２８５６７号公
報、特開平２−６５１７５号公報参照）。第２の提案
は、図５（Ｂ）のように、第１の多結晶シリコン膜８の
溝を第２の多結晶シリコン膜１４で埋め込む方法である
（特開昭６３−１８６４７８号公報、特開平４−５８６
５号公報参照）。

【００１４】

【発明が解決しようとする課題】これらの提案はいずれ
も素子分離用の厚い絶縁膜及び半導体基板が意図しない
エッチングにさらされるのを防ぎ、膜減りすることを防
止しているが、以下に示すような新たな欠点を抱えてい
る。第１の提案では、第１の多結晶シリコン膜８の溝を
絶縁膜２８で埋め込むことが極めて困難である。例え
ば、埋込みを絶縁膜２８の堆積後、全面エッチングする
方法を用いると、図５（Ｃ）に示すように第１の多結晶
シリコン膜８上の凹部にも絶縁膜２８が埋め込まれてし
まう。そのため、この後工程である絶縁膜１２の形成を
行なうことができなくなり、メモリの形成が不可能にな
ってしまう。

【００１５】第２の提案では、第１の多結晶シリコン膜
８の溝を第２の多結晶シリコン膜１４で埋め込むために
は、第２の多結晶シリコン膜１４の膜厚を必要以上に厚
くしなければならず、結果的にスタックゲートの高さが
大きくなってしまう。このことは後工程での平坦化を阻
害し、金属配線断線などの不具合を招く。本発明はこれ
らの問題点を解決するメモリ装置の構造とその製造方法
を提供することを目的とするものである。

【００１６】

【課題を解決するための手段】スタックゲート型不揮発
性半導体メモリ装置では、素子分離酸化膜上でのフロー
ティングゲート配列のワードライン方向の電気的分離
は、シリコン酸化物にてなされ、そのシリコン酸化物と
フローティングゲート多結晶シリコンとの境界の酸素濃
度が連続的に変化している。

【００１７】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｆ）を含んで半導体基板上にスタックゲートを形成
する方法である。 （Ａ）半導体基板上に選択的に素子分離酸化膜を形成
し、前記基板の活性領域上にゲート酸化膜を形成した
後、前記基板表面全面にフローティングゲート用の第１
の多結晶シリコン膜を形成する工程、（Ｂ）ワードライ
ン方向のフローティングゲート配列の隣接するフローテ
ィングゲート間を素子分離酸化膜上で互いに電気的に分
離を行なうために、分離領域に開孔をもつレジストパタ
ーンを形成する工程、（Ｃ）そのレジストパターンをマ
スクとして前記開孔部の多結晶シリコン膜に酸素を含む
イオン種をイオン注入する工程、（Ｄ）そのレジストパ
ターンを除去した後、熱処理を施すことにより多結晶シ
リコン膜の前記イオン注入領域を選択的に絶縁膜に変換
する工程、（Ｅ）全面に、フローティングゲートとコン
トロールゲートとの間に層間絶縁膜となる絶縁膜を形成
する工程、（Ｆ）全面に、コントロールゲート用の第２
の多結晶シリコン膜を形成し、写真製版とエッチングに
より第２の多結晶シリコン膜、前記絶縁膜及び第１の多
結晶シリコン膜をパターン化してスタックゲートを形成
する工程。工程（Ｃ）のイオン注入工程で注入される、
酸素を含むイオン種は、酸素イオン、ＮＯイオン、ＮＯ
₂イオン又はＮ₂Ｏイオンであることが好ましい。

【００１８】

【実施例】次に、本発明の実施例を製造方法とともに示
す。図６に示されるように、素子分離用の厚い絶縁膜
（フィールド酸化膜）４の形成された半導体基板（シリ
コン基板）２上にゲート絶縁膜６を形成した後、半導体
基板２の表面全面に第１の多結晶シリコン膜８を形成す
る。

【００１９】多結晶シリコン膜８上にレジスト層を形成
し、図６（Ａ）に示されるように、ワードライン方向の
分離を行なう領域を形成するための、素子分離用絶縁膜
４上に矩形状の開孔３２をもつレジストパターン３０を
写真製版により形成する。その後、レジストパターン３
０をマスクとして多結晶シリコン膜８に酸素を含むイオ
ン種を注入する。酸素を含むイオン種は、例えば酸素イ
オンの他、ＮＯイオン、ＮＯ₂イオン、Ｎ₂Ｏイオンのよ
うな分子イオンである。ここでは、例えば酸素イオンを
エネルギー３０ＫｅＶ、ドーズ量５×１０¹⁵／ｃｍ²の
条件で注入すると、第１の多結晶シリコン膜８のうちで
レジストパターン３０の開孔した領域３４にだけ選択的
に酸素イオンが注入される。

【００２０】レジストパターン３０を除去した後、例え
ば１０００℃で１時間熱処理を施すことで、多結晶シリ
コン膜８のうち酸素イオンが注入された領域のみを選択
的に絶縁性の二酸化シリコン３６に変換させる。この絶
縁性の二酸化シリコン３６がフローティングゲートのワ
ードライン方向の分離を行なうことになる。

【００２１】その後、図７に示されるように、従来技術
と同様に、フローティングゲートとコントロールゲート
との間の層間絶縁膜１２、コントロールゲート用の第２
の多結晶シリコン膜１４を形成する。第２の多結晶シリ
コン膜１４上にレジスト層を形成し、写真製版によりビ
ットライン方向の分離となるパターン化を行なって領域
３６ａと直交するようにレジストパターン１５を形成す
る。そして、レジストパターン１５をマスクとして異方
性エッチングにより多結晶シリコン膜１４、層間絶縁膜
１２及び多結晶シリコン膜８にパターン化を施すと、本
発明のスタックゲートが得られる。

【００２２】本発明では従来技術で指摘した欠点１，
２，３のいずれもが発生しない。このことをビットライ
ン方向の分離を行なうレジストパターン１５を配置した
図７を出発点に説明する。本発明では図７のように第１
の多結晶シリコン膜８は領域３６ａのみが選択的に絶縁
性の二酸化シリコンに変換されている。まず、レジスト
パターン１５を用いて第２の多結晶シリコン膜１４を異
方性エッチングした状態を図８に示す。本発明では下地
の第１の多結晶シリコン膜８の分離をエッチングによる
溝ではなく、多結晶シリコンを部分的に絶縁性の二酸化
シリコン３６に変換することで実現しているため、もと
もと溝は存在しない。そのため、図２のように第２の多
結晶シリコン膜１４がサイドウォール１４ａの形で残存
することも起こらない。

【００２３】次に、続いて絶縁膜１２を異方性エッチン
グした状態を図９に示す。図８の状態からのエッチング
であるので、図９が得られることは容易に理解できる。
本発明では絶縁膜１２の直下であって、かつ第１の多結
晶シリコン膜８が存在しない部分には二酸化シリコン３
６に変換させた領域３６ａが存在するため、層間絶縁膜
１２の異方性エッチングが進行したとしても二酸化シリ
コン３６が除去されるだけですむ。その結果、図３のよ
うに素子分離用の厚い絶縁膜４に意図しない溝１０ａが
形成されることは起こらない（従来技術で指摘した欠点
１の回避）。

【００２４】また、二酸化シリコン３６以外の部分で
は、層間絶縁膜１２の直下には必ず第１の多結晶シリコ
ン膜８が存在するため、図３のように半導体基板２が露
出することも起こらない。さらに、第１の多結晶シリコ
ン膜８を異方性エッチングした状態を図１０に示す。図
９の状態からのエッチングであるので、図１０が得られ
ることが容易に理解できる。本発明では、従来技術の図
３のように半導体基板２が露出していないので、このと
きの異方性エッチングで半導体基板２がエッチングされ
ることは起こらない。よって、半導体基板２に意図しな
い溝１０ｃが形成されることも起こらない（従来技術で
指摘した欠点２の回避）。

【００２５】さらに、当然のことであるが、本発明では
従来技術の図４のようなフェンス１２ａは本質的に形成
されない（従来技術で指摘した欠点３の回避）。以上の
ように、本発明では従来技術で指摘した欠点１，２，３
のいずれもが発生しない。そのため、従来技術で指摘し
た不具合をいずれも回避することができる。

【００２６】図１１は、その後レジストパターン１５を
除去した状態を示したものであり、これでスタックゲー
トが完成する。素子分離用酸化膜４上でのフローティン
グゲート配列のワードライン方向の電気的分離は、フロ
ーティングゲート用の多結晶シリコンを酸素を含むイオ
ンを注入し熱処理することにより、部分的に絶縁性の二
酸化シリコン３６に変換することで実現しているため、
その二酸化シリコン３６の領域とフローティングゲート
の多結晶シリコン８との境界の酸素濃度が連続的に変化
している。

【００２７】

【発明の効果】本発明では、素子分離用酸化膜上でのフ
ローティングゲート配列のワードライン方向の電気的分
離は、フローティングゲート用の多結晶シリコンを酸素
を含むイオンを注入し熱処理することにより部分的に絶
縁性の二酸化シリコンに変換することで実現しているた
め、素子分離用酸化膜に意図しない溝が形成されること
がなく、また半導体基板に意図しない溝が形成されるこ
ともない。また、フローティングゲート配列のワードラ
イン方向の分離用の溝も存在しないことから、その溝の
両側に意図しないフェンスが残存することもない。これ
らの結果として、信頼性の高い不揮発性半導体メモリ装
置が得られる。本発明の製造方法では、フローティング
ゲート配列のワードライン方向の電気的分離はイオン注
入と熱処理だけで実現されるので、製造が容易で低コス
トに実現することができる。

【図面の簡単な説明】

【図１】従来のスタックゲート製造方法を示す図であ
り、（Ａ）〜（Ｃ）はその断面図、（ａ）〜（ｃ）はそ
の平面図であり、断面図は平面図のＸ−Ｘ’線位置での
断面図を示している。

【図２】従来の方法において、ビットライン方向の分離
を行なう目的のレジストパターンを用いて第２の多結晶
シリコン膜を異方性エッチングした状態を示す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’線位置
での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’線位置での断面
図、（Ｄ）は（Ａ）のＣ−Ｃ’線位置での断面図であ
る。

【図３】従来の方法において、続いてフローティングゲ
ートとコントロールゲートとの間の層間絶縁膜を異方性
エッチングした状態を示す図であり、（Ａ）は図２
（Ａ）に示されたＡ−Ａ’線位置での断面図、（Ｂ）は
同Ｂ−Ｂ’線位置での断面図、（Ｃ）は同Ｃ−Ｃ’線位
置での断面図である。

【図４】従来の方法において、さらに第１の多結晶シリ
コン膜を異方性エッチングした状態を示す図であり、
（Ａ）は図２（Ａ）に示されたＡ−Ａ’線位置での断面
図、（Ｂ）は同Ｂ−Ｂ’線位置での断面図、（Ｃ）は同
Ｃ−Ｃ’線位置での断面図である。

【図５】（Ａ）と（Ｂ）はそれぞれ従来の方法の問題を
解決する提案を示す断面図、（Ｃ）は（Ａ）の問題を示
す断面図である。

【図６】一実施例において、フローティングゲート配列
のワードライン方向の電気的分離領域を形成する工程を
示す図であり、（Ａ）は平面図、（Ｂ）はそのＨ−Ｈ’
線位置での断面図である。

【図７】一実施例において、第２の多結晶シリコン膜上
にビットライン方向の分離を行なうためのレジストパタ
ーンを形成した状態を示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＩ−Ｉ’線位置での断面図、（Ｃ）は
（Ａ）のＪ−Ｊ’線位置での断面図、（Ｄ）は（Ａ）の
Ｋ−Ｋ’線位置での断面図、である。

【図８】同実施例において、第２の多結晶シリコン膜を
エッチングした状態を示す図であり、（Ａ）は図７
（Ａ）に示されたＩ−Ｉ’線位置での断面図、（Ｂ）は
同Ｊ−Ｊ’線位置での断面図、（Ｃ）は同Ｋ−Ｋ’線位
置での断面図である。

【図９】同実施例において、フローティングゲートとコ
ントロールゲートとの間の層間絶縁膜をエッチングした
状態を示す図であり、（Ａ）は図７（Ａ）に示されたＩ
−Ｉ’線位置での断面図、（Ｂ）は同Ｊ−Ｊ’線位置で
の断面図、（Ｃ）は同Ｋ−Ｋ’線位置での断面図であ
る。

【図１０】同実施例において、第２の多結晶シリコン膜
をエッチングした状態を示す図であり、（Ａ）は図７
（Ａ）に示されたＩ−Ｉ’線位置での断面図、（Ｂ）は
同Ｊ−Ｊ’線位置での断面図、（Ｃ）は同Ｋ−Ｋ’線位
置での断面図である。

【図１１】同実施例において、スタックゲートが完成し
た状態を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＬ−Ｌ’線位置での断面図、（Ｃ）は（Ａ）の
Ｍ−Ｍ’線位置での断面図、（Ｄ）は（Ａ）のＮ−Ｎ’
線位置での断面図、（Ｅ）は（Ａ）のＯ−Ｏ’線位置で
の断面図、（Ｆ）は（Ａ）のＰ−Ｐ’線位置での断面図
である。

【符号の説明】

２ 半導体基板 ４ 素子分離用の厚い絶縁膜 ６ ゲート絶縁膜 ８ 第１の多結晶シリコン膜 ３０ レジストパターン ３２ 開孔 ３６ 二酸化シリコン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に選択的に素子分離酸化膜
   が形成され、前記基板の活性領域上にはゲート酸化膜を
   介して多結晶シリコンにてなるフローティングゲートが
   形成され、フローティングゲートは活性領域から素子分
   離酸化膜上に延在しているとともに、ワードライン方向
   のフローティングゲート配列は素子分離酸化膜上で互い
   に電気的に分離されており、ワードライン方向のフロー
   ティングゲート配列上にはワードラインとなる連続した
   帯状のコントロールゲートがフローティングゲートとの
   間に絶縁膜を介して形成されているスタックゲート型不
   揮発性半導体メモリ装置において、 素子分離酸化膜上でのフローティングゲート配列のワー
   ドライン方向の電気的分離は、シリコン酸化物にてなさ
   れ、そのシリコン酸化物とフローティングゲート多結晶
   シリコンとの境界の酸素濃度が連続的に変化しているこ
   とを特徴とする不揮発性半導体メモリ装置。
2. 【請求項２】 以下の工程（Ａ）から（Ｆ）を含んで半
   導体基板上にスタックゲートを形成することを特徴とす
   る不揮発性半導体メモリ装置の製造方法。 （Ａ）半導体基板上に選択的に素子分離酸化膜を形成
   し、前記基板の活性領域上にゲート酸化膜を形成した
   後、前記基板表面全面にフローティングゲート用の第１
   の多結晶シリコン膜を形成する工程、 （Ｂ）ワードライン方向のフローティングゲート配列の
   隣接するフローティングゲート間を素子分離酸化膜上で
   互いに電気的に分離を行なうために、分離領域に開孔を
   もつレジストパターンを形成する工程、 （Ｃ）そのレジストパターンをマスクとして前記開孔部
   の多結晶シリコン膜に酸素を含むイオン種をイオン注入
   する工程、 （Ｄ）そのレジストパターンを除去した後、熱処理を施
   すことにより多結晶シリコン膜の前記イオン注入領域を
   選択的に絶縁膜に変換する工程、 （Ｅ）全面に、フローティングゲートとコントロールゲ
   ートとの間に層間絶縁膜となる絶縁膜を形成する工程、 （Ｆ）全面に、コントロールゲート用の第２の多結晶シ
   リコン膜を形成し、写真製版とエッチングにより第２の
   多結晶シリコン膜、前記絶縁膜及び第１の多結晶シリコ
   ン膜をパターン化してスタックゲートを形成する工程。
3. 【請求項３】 工程（Ｃ）のイオン注入工程で注入され
   る、酸素を含むイオン種は、酸素イオン、ＮＯイオン、
   ＮＯ₂イオン又はＮ₂Ｏイオンである請求項２に記載の不
   揮発性半導体メモリ装置の製造方法。