JPH06132312A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06132312A JPH06132312A JP27761192A JP27761192A JPH06132312A JP H06132312 A JPH06132312 A JP H06132312A JP 27761192 A JP27761192 A JP 27761192A JP 27761192 A JP27761192 A JP 27761192A JP H06132312 A JPH06132312 A JP H06132312A
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- JP
- Japan
- Prior art keywords
- gate metal
- recess
- mask layer
- resist
- semiconductor wafer
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 ゲート金属５をリセス６内の非対称な位置に
再現性良く形成する。 【構成】 リセス６形成部にあらかじめマスク層２をゲ
ート金属形成予定位置を端部として形成して、端部をま
たぐ形で開口するゲート形成用レジストＢ４をパターニ
ングする。次いでマスク層２および半導体ウェーハ１を
エッチングし、ゲート金属を蒸着し、余分なゲート金属
をリフトオフ処理等で除去する。 【効果】 マスク層２のエッチングが片側だけおこなわ
れるので、リセス６内のゲート金属５の位置を片側に寄
せることが出来るとともに、リセス６に対しゲート金属
５の位置は自己整合的に決まるため、相対的位置関係の
再現性は非常に良いものとなる。
再現性良く形成する。 【構成】 リセス６形成部にあらかじめマスク層２をゲ
ート金属形成予定位置を端部として形成して、端部をま
たぐ形で開口するゲート形成用レジストＢ４をパターニ
ングする。次いでマスク層２および半導体ウェーハ１を
エッチングし、ゲート金属を蒸着し、余分なゲート金属
をリフトオフ処理等で除去する。 【効果】 マスク層２のエッチングが片側だけおこなわ
れるので、リセス６内のゲート金属５の位置を片側に寄
せることが出来るとともに、リセス６に対しゲート金属
５の位置は自己整合的に決まるため、相対的位置関係の
再現性は非常に良いものとなる。
Description
【０００１】
【産業上の利用分野】この発明は、リセス構造をもつ半
導体装置における、リセスおよびゲート金属の形成方法
に関する。
導体装置における、リセスおよびゲート金属の形成方法
に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置におけるリセ
スおよびゲート金属の形成方法の一例を図３および図４
に示す。
スおよびゲート金属の形成方法の一例を図３および図４
に示す。
【０００３】図３はセルフアライン法と呼ばれる方法
で、以下のようにリセスおよびゲート金属が形成され
る。まず半導体ウェーハ１上に絶縁膜２（例えば酸化
膜）を形成し、その上にゲート形成用レジストＢ４を
（ｂ）図のようにパターニングする。次いで絶縁膜２を
オーバエッチして、レジストＢ４の開口より広く開口す
る。この絶縁膜２をマスクとしてさらに半導体ウェーハ
１をエッチングし、リセス６を形成した後、ゲート金属
５を蒸着する（（ｄ）図）。
で、以下のようにリセスおよびゲート金属が形成され
る。まず半導体ウェーハ１上に絶縁膜２（例えば酸化
膜）を形成し、その上にゲート形成用レジストＢ４を
（ｂ）図のようにパターニングする。次いで絶縁膜２を
オーバエッチして、レジストＢ４の開口より広く開口す
る。この絶縁膜２をマスクとしてさらに半導体ウェーハ
１をエッチングし、リセス６を形成した後、ゲート金属
５を蒸着する（（ｄ）図）。
【０００４】最後に余分なゲート金属５をリフトオフ処
理等で除去する（（ｅ）図）。
理等で除去する（（ｅ）図）。
【０００５】同方法は、リセス６とゲート金属５が自己
整合的に位置合わせされるので、セルフアライン法と呼
ばれる。
整合的に位置合わせされるので、セルフアライン法と呼
ばれる。
【０００６】図４はアライメント法と呼ばれる方法で、
以下のようにリセスおよびゲート金属が形成される。ま
ず半導体ウェーハ１にリセス形成用レジストＡ３をパタ
ーニングし（（ａ）図）、半導体ウェーハ１をエッチン
グする（（ｂ）図）。次いでレジストＡ３を除去した
後、ゲート形成用レジストＢ４を（ｃ）図のようにパタ
ーニングする。ゲート金属５を蒸着・リフトオフし、リ
セス６内にゲート金属５を形成する（（ｅ）図）。同方
法では、ゲート形成用レジストＢ４をパターニングする
際、レセス６に対し位置合わせが必要になるため、アラ
イメント法と呼ばれる。
以下のようにリセスおよびゲート金属が形成される。ま
ず半導体ウェーハ１にリセス形成用レジストＡ３をパタ
ーニングし（（ａ）図）、半導体ウェーハ１をエッチン
グする（（ｂ）図）。次いでレジストＡ３を除去した
後、ゲート形成用レジストＢ４を（ｃ）図のようにパタ
ーニングする。ゲート金属５を蒸着・リフトオフし、リ
セス６内にゲート金属５を形成する（（ｅ）図）。同方
法では、ゲート形成用レジストＢ４をパターニングする
際、レセス６に対し位置合わせが必要になるため、アラ
イメント法と呼ばれる。
【０００７】
【発明が解決しようとする課題】ところで、上記の従来
のリセス６およびゲート金属５の形成方法には、リセス
６およびゲート金属５の相対的位置関係について以下の
欠点があった。
のリセス６およびゲート金属５の形成方法には、リセス
６およびゲート金属５の相対的位置関係について以下の
欠点があった。
【０００８】半導体装置の高性能化のためには、リセス
６内のゲート金属５の位置を片側によせて、位置精度よ
く形成することが必要である。つまり、図４（ｅ）図に
おけるｌ1 とｌ2 についてｌ1 〉ｌ2 かつｌ2 ＝一定に
することが必要である。この必要性に対し、図３の方法
ではｌ1 ＝ｌ2 となり、図４の方法ではｌ2 が一定にな
らない（リセス６とゲート金属５は位置合わせが必要で
あるが、位置合わせ再現性は、現状せいぜい±０．１μ
ｍ（２σ）である）。
６内のゲート金属５の位置を片側によせて、位置精度よ
く形成することが必要である。つまり、図４（ｅ）図に
おけるｌ1 とｌ2 についてｌ1 〉ｌ2 かつｌ2 ＝一定に
することが必要である。この必要性に対し、図３の方法
ではｌ1 ＝ｌ2 となり、図４の方法ではｌ2 が一定にな
らない（リセス６とゲート金属５は位置合わせが必要で
あるが、位置合わせ再現性は、現状せいぜい±０．１μ
ｍ（２σ）である）。
【０００９】
【課題を解決するための手段】半導体ウェーハ上に略、
半導体ウェーハとはエッチング特性の異なるマスク層
を、略ゲート金属形成予定位置に端部を有して形成し、
前記端部を開口内に露わしてゲート金属に対応する開口
を有するレジストをパターニングし、前記レジストをマ
スクに前記マスク層をオーバエッチしてレジストの開口
よりマスク層の端部を広く開口し、前記レジスト及び前
記マスク層をマスクに半導体ウェーハをエッチングし
て、リセスを形成し、前記レジストをマスクにゲート金
属を形成することを特徴とする。
半導体ウェーハとはエッチング特性の異なるマスク層
を、略ゲート金属形成予定位置に端部を有して形成し、
前記端部を開口内に露わしてゲート金属に対応する開口
を有するレジストをパターニングし、前記レジストをマ
スクに前記マスク層をオーバエッチしてレジストの開口
よりマスク層の端部を広く開口し、前記レジスト及び前
記マスク層をマスクに半導体ウェーハをエッチングし
て、リセスを形成し、前記レジストをマスクにゲート金
属を形成することを特徴とする。
【００１０】
【作用】上記製造方法によると、リセスとゲート金属が
セルフフアライン的に位置合わせされるため、両者の相
対的位置関係を再現性良く形成出来、しかも絶縁膜が片
側だけエッチングされるので、リセス内のゲート金属の
位置を片側に寄せて形成することが可能になり、半導体
装置の高性能化が達成できる。
セルフフアライン的に位置合わせされるため、両者の相
対的位置関係を再現性良く形成出来、しかも絶縁膜が片
側だけエッチングされるので、リセス内のゲート金属の
位置を片側に寄せて形成することが可能になり、半導体
装置の高性能化が達成できる。
【００１１】
【実施例】以下、この発明について、図面を参照して説
明する。
明する。
【００１２】図１はこの発明の一実施例の要部拡大断面
図である。図において、まず、例えば活性層を有するGa
Asでなる半導体ウェーハ１上にSiO2等の絶縁膜でなるマ
スク層２を形成し、これをゲート金属形成予定位置を端
部としてドレイン側を残して部分的にエッチング除去す
る（（ｂ）図）。次いでエッチング端部をまたぐ形で開
口するゲート形成用レジストＢ４をパターニングする
（（ｃ）図）。さらにマスク層２をエッチングし
（（ｄ）図）、半導体ウェーハ１をエッチングし、リセ
ス６を形成した後、ゲート金属５を蒸着する（（ｅ）
図）。最後に余分なゲート金属５をリフトオフ処理等で
除去する（（ｆ）図）。
図である。図において、まず、例えば活性層を有するGa
Asでなる半導体ウェーハ１上にSiO2等の絶縁膜でなるマ
スク層２を形成し、これをゲート金属形成予定位置を端
部としてドレイン側を残して部分的にエッチング除去す
る（（ｂ）図）。次いでエッチング端部をまたぐ形で開
口するゲート形成用レジストＢ４をパターニングする
（（ｃ）図）。さらにマスク層２をエッチングし
（（ｄ）図）、半導体ウェーハ１をエッチングし、リセ
ス６を形成した後、ゲート金属５を蒸着する（（ｅ）
図）。最後に余分なゲート金属５をリフトオフ処理等で
除去する（（ｆ）図）。
【００１３】この実施例によればマスク層２のエッチン
グが片側だけおこなわれるので、リセス６内のゲート金
属５の位置を片側に寄せることが出来るとともに、リセ
ス６に対しゲート金属５の位置は自己整合的に決まるた
め、相対位置関係の再現性は非常に良いものとなる。
グが片側だけおこなわれるので、リセス６内のゲート金
属５の位置を片側に寄せることが出来るとともに、リセ
ス６に対しゲート金属５の位置は自己整合的に決まるた
め、相対位置関係の再現性は非常に良いものとなる。
【００１４】本実施例において、マスク層はSiO2を用い
たが、半導体材料をエッチング特性の異なるものすなわ
ち、半導体材料はエッチングされずマスク層のみエッチ
ングする条件，および反対に半導体材料はエッチングさ
れるがマスク層はエッチングされない条件を、両立し
て、見出せる材料であれば良い。
たが、半導体材料をエッチング特性の異なるものすなわ
ち、半導体材料はエッチングされずマスク層のみエッチ
ングする条件，および反対に半導体材料はエッチングさ
れるがマスク層はエッチングされない条件を、両立し
て、見出せる材料であれば良い。
【００１５】たとえば金属でも後でエッチング除去すれ
ば良い。
ば良い。
【００１６】しかしながら、絶縁膜の方が、そのまま残
しておけるので好都合である。
しておけるので好都合である。
【００１７】唯一考えられる問題点として、絶縁膜２の
エッチング端部に対するゲート形成用レジストＢ４のパ
ターニング位置精度が考えられるが、図２に示した通り
ゲート用レジストの開口寸法の１／２までの目ズレは許
容される。
エッチング端部に対するゲート形成用レジストＢ４のパ
ターニング位置精度が考えられるが、図２に示した通り
ゲート用レジストの開口寸法の１／２までの目ズレは許
容される。
【００１８】
【発明の効果】以上説明したように、この発明はリセス
を形成しようとする部分の片側にマスク層を部分的に形
成することにより、リセス内に形成されるゲート金属の
位置をリセス内の非対称的な位置に再現性良く配置する
ことを可能にせしめ、半導体装置の高性能化を達成でき
る効果がある。
を形成しようとする部分の片側にマスク層を部分的に形
成することにより、リセス内に形成されるゲート金属の
位置をリセス内の非対称的な位置に再現性良く配置する
ことを可能にせしめ、半導体装置の高性能化を達成でき
る効果がある。
【図１】 この発明の半導体装置製造方法の一実施例を
示す要部拡大断面図
示す要部拡大断面図
【図２】 この発明の半導体装置製造方法において、目
ズレが発生した場合のレセス・ゲート近傍拡大断面図
ズレが発生した場合のレセス・ゲート近傍拡大断面図
【図３】 従来の半導体装置製造方法を示す要部拡大断
面図（セルフアライン法）
面図（セルフアライン法）
【図４】 従来の半導体装置製造方法を示す要部拡大断
面図（アライメント法）
面図（アライメント法）
１ 半導体ウェーハ ２ マスク層（SiO2） ３ レジストＡ ４ レジストＢ（ゲート形成用） ５ ゲート金属 ６ リセス
Claims (3)
- 【請求項１】半導体ウェーハ上に半導体ウェーハとはエ
ッチング特性の異なるマスク層を略ゲート金属形成予定
位置に端部を有して形成し、 前記端部を開口内に露してゲート金属に対応する開口を
有するレジストをパターニングし、 前記レジストをマスクに前記マスク層をオーバーエッチ
してレジストの開口よりマスク層の端部を広く開口し、 前記レジスト及び前記マスク層をマスクに半導体ウェー
ハをエッチングしてリセスを形成し、 前記レジストをマスクにゲート金属を形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】前記マスク層が絶縁膜であることを特徴と
する半導体装置の製造方法。 - 【請求項３】半導体ウェーハ上に絶縁膜を部分的に形成
する工程と、 前記絶縁膜の形成部分と非形成部分の境界に開口を有す
るレジストを前記半導体ウェーハ上にパターニングする
工程と、このレジストの開口より前記半導体ウェーハを
オーバエッチングしてリセスを形成する工程と、このリ
セスに前記レジストをマスクしてゲート金属を形成する
工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27761192A JPH06132312A (ja) | 1992-10-16 | 1992-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27761192A JPH06132312A (ja) | 1992-10-16 | 1992-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132312A true JPH06132312A (ja) | 1994-05-13 |
Family
ID=17585837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27761192A Pending JPH06132312A (ja) | 1992-10-16 | 1992-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132312A (ja) |
-
1992
- 1992-10-16 JP JP27761192A patent/JPH06132312A/ja active Pending
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